Filtro de interpolación efectivo por hardware
Descripción general
 Convencionalmente, dado que el dispositivo de ponderación variable es necesario, todo el dispositivo de interpolación es muy complicado. ] El filtro de interpolación incluye un restador (14), un circuito de ponderación (15) y un sumador (22). El restador está acondicionado para formar la diferencia entre las muestras originales adyacentes, y el circuito de ponderación pondera la diferencia con un valor predeterminado. Adder (18) pasa a) la muestra original, b) agrega la diferencia ponderada (20) a la muestra original, c) agrega esta diferencia ponderada a la muestra ya generada (18, 22, 24) Para formar muestras sucesivas
Campo técnico
La presente invención se refiere a un dispositivo de interpolación para generar una muestra entre muestras incluidas en una señal muestreada.
Debe observarse que la descripción de la presente especificación se basa en la descripción de la solicitud de patente de Estados Unidos con número de serie 08 / 496.779 (presentada el 29 de junio de 1995), que es la prioridad de la presente solicitud, El contenido de la especificación de dicha solicitud de patente de EE. UU. Constituirá una parte de esta especificación en referencia al número de la aplicación.
Antecedentes de la técnica
Actualmente se conocen muchos diseños diferentes de filtros de interpolación, pero típicamente se dividen en tres tipos. El primer tipo tiene la forma de un filtro FIR de respuesta de impulso finito ponderado en la salida, ponderando y sumando una pluralidad de muestras consecutivamente retardadas para producir un valor de muestra intersticial. El segundo tipo pesa de forma complementaria los valores de dos muestras originales adyacentes y agrega los valores ponderados para formar un nuevo valor de muestra. Por ejemplo, si se desea expresar dos valores de muestra originales como S1 y S2 e insertar tres valores interpolados entre S1 y S2, las siguientes funciones se operan continuamente para obtener S1 , Sa, Sb, Sc y S2. Aquí, Sa, Sb, Sc se formaron de acuerdo con la siguiente ecuación (reunión intersticial).
Sa = 0.75 (S1) + (1 0.75) (S2) (1)
Sb = 0.50 (S1) + (1 0.50) (S2) (2)
Sc = 0.25 (S1) + (1 0.25) (S2) (3)
Para generar valores Sa, Sb, Sc, es necesario que el dispositivo pueda implementar la ponderación variable, lo que hace que el dispositivo de interpolación sea considerablemente más complicado.
El tercer tipo de filtro de interpolación típicamente determina la diferencia entre muestras originales adyacentes, pondera la diferencia y agrega la diferencia ponderada a la muestra precedente. En este caso, el algoritmo que se ejecutará será el siguiente:
Si = S1 + (S2 S1) (K) (4)
Aquí, K es un factor de escala variable. En el caso de formar la secuencia de muestras S1, Sa, Sb, Sc, S2, los valores intermedios Sa, Sb, Sc se generan de acuerdo con la siguiente ecuación.
Sa = S1 + (S2 S1) (0.25) (5)
Sb = S1 + S2S1 (0.50) (6)
Sc = S1 + (S2 S1) (0.75) (7)
Este tipo de filtro de interpolación también requiere un dispositivo de ponderación variable que hace que el dispositivo de interpolación general sea muy complicado.
Tarea de solución
Como se mencionó anteriormente, un tercer tipo de filtro de interpolación también requiere un dispositivo de ponderación variable que hace que el dispositivo en general sea muy complicado.
Solución
El filtro de interpolación según la presente invención incluye un restador, un circuito de ponderación y un sumador. El restador está condicionado para formar la diferencia entre muestras originales adyacentes. El circuito de ponderación pondera la diferencia con un valor predeterminado. El sumador a) pasa la muestra original, b) suma la diferencia ponderada a la muestra original, c) suma sucesivamente las diferencias ponderadas a las muestras generadas previamente para formar muestras sucesivas .
La relación entre las reivindicaciones y las realizaciones es la que se indica entre paréntesis a continuación.
Un circuito de retardo (10, 12) configurado para suministrar dos muestras de entrada al mismo tiempo, una primera entrada acoplada para recibir las dos muestras de entrada condiciones de sustractor que tienen un puerto de entrada y un puerto de segunda entrada (14), a fin de generar las muestras interpoladas mediante la adición a una de dichas dos muestras de entrada suministran diferencia ponderada (15) desde el sustractor Y un circuito sumador (18 24) acondicionado para agregar la diferencia ponderada a la muestra interpolada para producir más muestras interpoladas.
El circuito sumador incluye un sumador que tiene un primer puerto de entrada, un segundo puerto de entrada y un puerto de salida, y una salida acoplada al primer puerto de entrada del sumador, Un multiplexor que tiene un puerto y que tiene un primer puerto de entrada acoplado al puerto de salida del sumador y que tiene un segundo puerto de entrada acoplado al circuito de retardo (10, 12) ) Tener un puerto de entrada acoplado al restador y tener un puerto de salida acoplado al segundo puerto de entrada del sumador y tener un puerto de entrada acoplado al restador y acoplar una señal de diferencia o valor cero al sumador Y otro circuito (20) que está acondicionado para satisfacer la condición del interpolador.
3. El interpolador según la reivindicación 2, en el que el otro circuito incluye otro multiplexor (20).
4. El interpolador según la reivindicación 2, en el que el otro circuito incluye una puerta AND.
5. El interpolador según la reivindicación 1, en el que el restador incluye un circuito de ponderación (15) para generar un valor fraccionario de la diferencia suministrada por el restador.
6. El interpolador según la reivindicación 5, que comprende además un pestillo (16) acoplado entre el circuito de ponderación y el otro circuito.
7. El interpolador según la reivindicación 1, que comprende además un pestillo (16) acoplado entre el restador y el circuito sumador.
8. Un interpolador según la reivindicación 2, que comprende además un pestillo (24) acoplado entre el puerto de salida del sumador y el primer puerto de entrada del multiplexor.
Un circuito de retardo (10, 12) que tiene un primer puerto de salida y un segundo puerto de salida para suministrar simultáneamente dos muestras de entrada; un circuito de retardo Un sustractor (14, 15) que tiene un primer puerto de entrada y un segundo puerto de entrada acoplado al primer puerto de salida y el segundo puerto de salida del circuito y que tiene un puerto de salida que proporciona una diferencia ponderada ), Un acumulador (4044) que tiene un primer puerto de entrada acoplado para recibir la diferencia ponderada y un puerto de salida para proporcionar muestras interpoladas, estando asociado el acumulador con cada uno de ellos. Y un acumulador acondicionado para agregar las diferencias ponderadas a las respectivas muestras interpoladas. '
Ejemplos
En las figuras 1 y 2, la señal muestreada DATA IN se aplica a un flip-flop de tipo D o al pestillo 10 de D. Se supone que la muestra se genera en sincronización con una tasa predeterminada fs definida por la señal de reloj Φ1. Esta muestra de entrada es válida durante los períodos indicados por los cuadros S1, S2 y S3 que se muestran.
La salida del pestillo D 10 está acoplada a la entrada del pestillo D 12. Los terminales de salida de los pestillos D 10 y 12 están conectados a un restador 14 que produce una diferencia entre los valores de muestra consecutivos almacenados en los pestillos D 10 y 12. La diferencia se introduce en un circuito de ponderación 15, donde cada diferencia se pondera por un valor K. Si el valor de ponderación es una fracción binaria tal como 1 / 2n, el circuito de ponderación 15 puede ser un circuito de desplazamiento de bits simple (cambio de bits) para desplazar cada bit del valor de diferencia a una posición de bit inferior Tu puedes Alternativamente, si el factor de escala es igual a la suma de las fracciones binarias, el circuito de ponderación 15 puede tener la forma de un circuito de cambio de bit y un circuito de suma. El circuito de ponderación 15 puede adoptar otra forma tal como una memoria programada con un valor correspondiente a un valor de dirección ponderado con un factor de ponderación deseado en cada ubicación de dirección. En otra configuración donde la memoria se usa como un dispositivo de ponderación, solo los bits superiores de cada valor de diferencia se pueden usar como el valor de dirección que se aplicará a la memoria preprogramada. La ventaja de utilizar la memoria programada como un circuito de ponderación es que los diferentes coeficientes de ponderación pueden reprogramarse fácilmente para diferentes aplicaciones.
La diferencia ponderada del circuito de ponderación 15 se almacena en el pestillo D 16 en respuesta a la señal de reloj Φ2. La señal de reloj Φ2 se genera a la misma velocidad que la señal de reloj Φ1 y en esta realización está temporizada para ser utilizada para operar otros circuitos de los multiplexores 18, 20.
El valor de muestra del pestillo D 12 se aplica a una entrada del multiplexor 18 y la señal de retroalimentación del sumador 22 se aplica a la segunda entrada del multiplexor 18. La salida del multiplexor 18 está acoplada a un puerto de entrada del sumador 22. El valor de muestra del pestillo D 16 se aplica al primer puerto de entrada del multiplexor 20 y se aplica un valor cero al segundo puerto del multiplexor 20. El puerto de salida del multiplexor 20 está acoplado al segundo puerto de entrada del sumador 22. El puerto de salida del sumador 22 se aplica al pestillo D 24 sincronizado por la señal de reloj Φ3. En la realización ilustrada, Φ3 tiene una velocidad cuatro veces la velocidad de la señal de reloj Φ1. Con esta configuración de reloj, se pueden insertar tres muestras interpoladas entre cada muestra original. El puerto de salida del pestillo D 24 proporciona tanto la señal de muestra de salida como la señal de retroalimentación al multiplexor 18.
Si el multiplexor 18 está acondicionado para aplicar muestras desde el enganche D 12 a la entrada del sumador 22, el sumador 22 actúa simplemente como un sumador de alimentación directa. Alternativamente, si el multiplexor 18 está acondicionado para aplicar una señal de realimentación a la entrada del sumador 22, el sumador 22 suma a las sumas obtenidas previamente del multiplexor 20 el otro lado del sumador 22 Y actúa continuamente como un acumulador que agrega el valor aplicado a la entrada del acumulador.
Supongamos que la secuencia de muestras de entrada consta de muestras: S1, S2, S3, S4, .... Secuencia de muestra de salida representativa está configurado como sigue: S1, S1 + KD21, S1 + 2KD21, S1 + 3KD21, S2, S2 + KD32, S2 + 2KD32, ...
Aquí, D21 y D32 corresponden a la diferencia entre S2 S1 y S3 S2, respectivamente. Al generar esta secuencia, el valor K permanece constante. Se realiza un múltiplo de K al sumar sucesivamente la diferencia Dij a la muestra generada hasta ahora.
Como descripción del funcionamiento del aparato de la figura 1, se describirá un sistema que proporciona cuatro muestras de salida para cada muestra de entrada original. En esta realización, se supone que todos los enganches D se disparan con bordes positivos. Es decir, el valor presente en la entrada de cada pestillo D se carga en cada pestillo cuando se produce una transición positiva de la señal de reloj aplicada al terminal de entrada del reloj. Ambos pestillos D 10 y 12 son sincronizados por la señal de reloj Φ1. Se supone que las muestras S1, S2, S3 se sincronizan sucesivamente con el enganche D 12 en los momentos T1, T3, T9. Al mismo tiempo, las muestras S2, S3, S4 se sincronizan en el enganche D 10. Cada muestra permanece en los pestillos D 10 y 12 durante un período de la señal de reloj Φ 1 (un período completo).
En el tiempo T2 y T8, diferencia ponderada eficaz (S2 S1) K y (S3 S2) K están presentes en el puerto de salida del circuito de ponderación 15, los valores de las muestras S1 y S2 están presentes en el puerto de salida del D pestillo 12, respectivamente. En el instante T2, la señal de reloj Φ2 retiene el valor de diferencia escalado (S2S1) K en el enganche D 16 y este valor es válido en el puerto de salida del enganche D 16 hasta el tiempo T8. De manera similar, en el instante T2, la señal de reloj Φ2 condiciona el multiplexor 18 para acoplar la muestra S1 desde el enganche D 12 a un puerto de entrada del sumador 22, y también asigna un valor cero al sumador 22 Para el otro puerto de entrada. El sumador 22 emite una suma igual a S1 + 0 = S1, que está enganchada en el enganche D 24 en el tiempo T3.
En el instante T4, acondicionado de modo que el Φ2 señal de reloj está unido retroalimentación de D pestillo 24 a una entrada del sumador 22 al multiplexor 18, también añade el valor (S2 S1) K de la D pestillo 16 al multiplexor 20 Condición para aplicar al otro puerto de entrada de la unidad 22. El sumador 22 emite la suma S1a = S1 + (S2S1) K y esta suma se almacena en el enganche D 24 en el tiempo T5 y se emite como la segunda muestra en esta secuencia. En el tiempo T6, el valor S1 + (S2 S1) K está acoplado a un puerto de entrada del sumador 22 por el multiplexor 18, el valor (S2 S1) K se aplica desde el multiplexor 20 de vuelta al otro puerto de entrada del sumador 22 . El sumador 22 genera la suma S1b = S1 + 2 (S2 S1) K, que se carga en el enganche D 24 en el tiempo T6 y se emite como el tercer valor en esta secuencia. Esta suma se aplica a la entrada del sumador por el multiplexor 18 y el valor (S2 S1) K del pestillo D 16 es aplicado por el multiplexor 20 al otro puerto de entrada del sumador 22. El sumador 22 genera la suma S1c = S1 +3 (S2S1) K que se carga en el enganche D 24 en el momento T7 y se emite como una cuarta muestra en esta secuencia. En T8 tiempo, el Φ2 señal de reloj se conmuta el multiplexor 18, 20 de manera que se aplica D pestillos 12 valor y los valores '0' a los dos puertos de entrada de los sumadores respectivos 22, para comenzar una nueva secuencia de cuatro muestras . Aquí, el valor del pestillo D 12 se convierte en S2 cargado en el pestillo D 12 en el momento T5, y el valor del pestillo D 16 se carga en el tiempo T (S3 S2). Adder 22 genera la suma de S2 almacenado en el enganche D 24 como una quinta muestra en la secuencia de muestras de señal en el tiempo T9. La secuencia de señal de salida, S1, S1 + (S2 S1) K, S1 + 2 (S2 S1) K, S1 + 3 (S2 S1) K, S2, S2 + (S3 S2) K,. . . . En el ejemplo anterior, el valor de K es 1/4 con un muestreo superior de interpolación lineal de 4: 1. En otro sistema que proporciona N muestras para cada muestra original, el valor de K debe ser igual a 1 / N y generalmente es una constante. secuencia generalizada de muestras será aspectos siguientes: S1, S1 + (S2 S1) / N, S1 + 2 (S2 S1) / N, ... S1 + (N 1) (S2 S1) / N, S2, ...
En el aparato de la figura 1, contiene una señal de control variable del elemento 26 para cambiar el valor K. Sin embargo, en este sistema, tales cambios no ocurren entre muestras, sino que se reconfigura el sistema para cambiar el número de smarts intersticiales que se generarán durante la muestra original. Es una premisa.
Los expertos en la técnica apreciarán que la función del multiplexor 20 puede implementarse mediante una puerta AND para acoplar la diferencia ponderada al sumador. En este caso, la puerta Y puede hacer que el valor pase por una señal que es una inversión lógica del reloj φ 2. Además, el control de cada multiplexor puede ser una señal distinta de la señal de reloj Φ2, por ejemplo, una señal de frecuencia similar pero temporización o fase ligeramente diferente y / o una señal de frecuencia diferente a Φ2. Esto se indica en la figura 1 mediante la flecha discontinua entre el elemento 26 y el multiplexor 20.
Se describirá otra configuración del dispositivo de interpolación con referencia a las figuras 3 y 4. Los elementos de las Figuras 3 y 4, designados por los mismos números de referencia que los elementos de las Figuras 1 y 2, realizan cada uno funciones similares con miembros similares. Como en la figura 1, el elemento 10 16 genera diferencias de muestra, pero cada diferencia se engancha en el pestillo D 16 en respuesta a la señal de reloj ΦS. El puerto de salida del pestillo D 16 está directamente acoplado a un puerto de entrada del sumador 40. El sumador 40 está configurado como un acumulador. El puerto de salida del sumador 40 está acoplado al segundo puerto de entrada de este sumador a través de un elemento de retardo de un período de muestra constituido por el enganche D 44, que en este ejemplo está sincronizado por la señal de reloj Φ 3 . El multiplexor 42 se inserta entre el puerto de salida del sumador 40 y el puerto de entrada del elemento de retardo 44 con el fin de restablecer el valor del acumulador. El valor de reposición se suministra desde el pestillo D 12 al segundo terminal de entrada del multiplexor 42. La señal de reloj Φ M restablece el enganche D 44 y lo aplica para controlar el multiplexor 42. D un ligero retraso proporcionado a la señal de reloj entre el pestillo 44 y el multiplexor 42, '1' puerto de entrada D pestillo 44 del multiplexor antes de que el multiplexor 42 está condicionado para 換 Ru tan corte a '0' puerto de entrada Para que el valor proporcionado por el usuario pueda ser recuperado.
En esta realización, la señal de reloj mantiene un restablecimiento del elemento de retardo 44 (pestillo D 44) hasta que se produce un valor de muestra particular, en este caso la muestra S1. Cuando la muestra S1 se ingresa al pestillo D 12, la señal de reloj ΦM se desactiva inmediatamente antes de la hora T3 y libera el control de reposición del pestillo D 44. En el tiempo T3, la muestra S1 se engancha en el enganche D 44 y se proporciona como una primera muestra de salida en la secuencia de salida. Inmediatamente después de tiempo T3, el rpm señal retardada, ya que condicionado para acoplar la salida del sumador 40 al puerto de entrada D de la D-pestillo 44 al multiplexor 42, el sumador configurado estructura acumulador. El multiplexor se mantiene indefinidamente en este estado.
Similar al ejemplo de la figura 1, la forma de onda de la figura 4 aplicada al aparato de la figura 3 corresponde a un sistema para interpolar tres muestras intersticiales entre cada par de muestras originales. El factor de ponderación K es igual a 1/4. En el tiempo T3, el acumulador se establece por el valor de la muestra S1. A continuación, el acumulador responde a la señal de reloj Φ 3 y agrega consecutivamente las diferencias ponderadas suministradas por el bloqueo D 16 a la suma anterior para proporcionar una secuencia de muestra de salida con una frecuencia de muestreo cuatro veces mayor que la frecuencia de muestreo de entrada . Para cada par de muestras, la diferencia entre pares se integra cuatro veces. En la cuarta acumulación, se genera una segunda muestra de cada par de muestras. Aquí, por ejemplo, S1 + 4 (S2 S1) (¼) = S1 + S2 S1 + S2. Por lo tanto, no es necesario restablecer el acumulador para cada valor de muestra original y el sumador puede funcionar continuamente como un acumulador que agrega los valores de diferencia. El valor de diferencia cambiará a la frecuencia de muestreo de entrada, pero el factor de ponderación se mantiene constante. El número de muestras por muestra de entrada se determina entre la diferencia entre las frecuencias de muestreo de entrada y la velocidad de la señal de reloj Φ3. Si la señal de reloj Φ3 es R multiplicada por la velocidad de muestreo de entrada, se la denominará R-veces la conversión ascendente de la frecuencia de muestreo, y el coeficiente de ponderación será 1 / R.
Sin embargo, los errores generados por la disposición de la figura 3 pueden propagar sobre un gran número de muestras, diferente de la estructura de la Fig. 1 en la que el error se propaga por las muestras de interposición generados durante la mayor parte del par de muestras originales Debe ser entendido.
Además, en otras realizaciones, es posible controlar independientemente el enganche D 44 y el multiplexor 42 de la FIG. El multiplexor 42 puede controlar con un pulso de reloj similar a la señal de reloj Φ 5 de la figura 4 para reiniciar el acumulador para cada nuevo valor de muestra. Esta estructura reduce la circuitería necesaria en comparación con la Figura 1 e incluye las ventajas de la realización mostrada en la FIG.
Efecto de la invención
La figura 1 es un diagrama de bloques que muestra un aparato de interpolación al que se aplica la presente invención.
La figura 2 es un diagrama que muestra una forma de onda de señal de reloj aplicada al aparato de la figura 1 útil para explicar el funcionamiento de la figura 1.
La figura 3 es un diagrama de bloques que muestra otro aparato de interpolación al que se aplica la presente invención.
La figura 4 es un diagrama que muestra una forma de onda de señal de reloj aplicada al aparato de la figura 3, útil para explicar el funcionamiento de la figura 3.
10, 12, 16, 24 D pestillo (tipo D flip-flop)
14 Subtractor
15 circuito de pesaje
18, 20 multiplexor
22 sumador
Reclamo
Un circuito de retardo configurado para suministrar dos muestras de entrada simultáneamente: un primer puerto de entrada y una segunda entrada acopladas para recibir dichas dos muestras de entrada; un sustractor que tiene un puerto, la diferencia ponderada suministrada desde el sustractor Sí y acondicionado para generar se añade una muestra interpolada a una de las dos muestras de entrada, también la diferencia de interpolación que la muestra ponderada Y un circuito de adición acondicionado para generar una muestra interpolada adicional añadiendo la primera muestra interpolada a la segunda muestra interpolada.
El circuito sumador incluye un sumador que tiene un primer puerto de entrada, un segundo puerto de entrada, y un puerto de salida, y un puerto de salida acoplado al primer puerto de entrada del sumador, Un multiplexor que tiene un primer puerto de entrada acoplado al puerto de salida del sumador y que tiene un segundo puerto de entrada acoplado al circuito de retardo, un multiplexor que tiene un segundo puerto de entrada Y otro circuito que tiene un puerto de entrada acoplado al restador y acondicionado para acoplar una señal de diferencia o valor cero al sumador 2. Interpolador según la reivindicación 1, caracterizado porque:
3. El interpolador de acuerdo con la reivindicación 2, en el que el otro circuito incluye otro multiplexor.
4. El interpolador según la reivindicación 2, en el que el otro circuito incluye una puerta AND.
5. El interpolador según la reivindicación 1, en el que el restador incluye un circuito de ponderación para generar un valor fraccionario de la diferencia suministrada por el restador.
6. El interpolador según la reivindicación 5, que comprende además un pestillo acoplado entre el circuito de ponderación y el otro circuito.
7. El interpolador de la reivindicación 1, que comprende además un pestillo acoplado entre el restador y el circuito de suma.
8. El interpolador de la reivindicación 2, que comprende además un pestillo acoplado entre el puerto de salida del sumador y el primer puerto de entrada del multiplexor.
9. Un circuito integrado que comprende: un puerto de entrada para recibir una muestra de entrada, un circuito de retardo que tiene un primer puerto de salida y un segundo puerto de salida para suministrar simultáneamente dos muestras de entrada; una primera salida Un restador que tiene un primer puerto de entrada y un segundo puerto de entrada acoplado al puerto y el segundo puerto de salida y que tiene un puerto de salida para proporcionar una diferencia ponderada, y un restador para recibir la diferencia ponderada Un acumulador que tiene un primer puerto de entrada acoplado y un puerto de salida para proporcionar muestras interpoladas en el que el acumulador está acondicionado para añadir las respectivas diferencias ponderadas a las respectivas muestras interpoladas Y un acumulador que está conectado a dicho acumulador.
Dibujo :
Application number :1997-034604
Inventors :トムソンコンシユーマエレクトロニクスインコーポレイテツド
Original Assignee :エリックカールピーターソン