Dispositivo de transferencia de señal Flip-flop
Descripción general
 La presente invención proporciona un LSI que realiza la sincronización con el flip-flop entre las señales transferidas al reloj 1-fase, a fin de ajustar la temporización de la introducción de la señal de transferencia en el flip-flop, el ciclo de transferencia de señal entre los flip-flops en la variable Y es posible diseñar el LSI sin considerar el tiempo mínimo de retardo de la señal entre los flip-flops. ] Señal que se transfiere desde el A1a flip-flop a la B1b flip-flop se genera en el circuito de generación de señal de pulso de reloj de sincronización 6, la Y D3d puerta cuando la señal de impulso de retardo B10b obtenido por retrasar un circuito de retardo de la señal de impulsos 7 se enciende, OR Y la entrada al flip-flop B 1 b a través de la puerta B 2 b. señal de pulso retardado B10b es salida de la puerta Y C3c del B2b flip-flop cuando se apaga, es de nuevo la entrada a la B1b flip-flop través de una puerta B2b OR.
Campo técnico
La presente invención se refiere a la transferencia de señal entre flip-flops en un LSI.
Antecedentes de la técnica
Convencionalmente, un método de realizar una transferencia de señal desde el primer flip-flop en el LSI a la segunda flip-flop, utilizando sólo un reloj de una sola fase, en primer lugar, el estado interno de la fase de la segunda reloj flip-flop , Y un método para cambiar el estado interno del primer y segundo flip-flops con relojes de diferentes fases se desplazó en el tiempo mediante el uso de relojes multifásicos. En cualquiera de la señal de sincronización transferido a la transferencia de la señal y el reloj multifase sincronizado con los relojes de una sola fase, el tiempo de retardo de transferencia de la señal desde el primer flip-flop hasta que alcanza el segundo flip-flop, el primer flip-flop ¿Cuál es el tiempo obtenido al restar el tiempo de inclinación del reloj del segundo flip-flop y el tiempo de configuración de datos del segundo flip-flop del tiempo del ciclo de transferencia de señal? Es necesario diseñar Para garantizar este tiempo límite de retardo máximo, es necesario limitar el número de etapas de compuerta lógica entre los flip-flops. Si el tiempo de retardo de transferencia de señal entre los flip-flops es mayor que el tiempo límite de retardo máximo, la lógica para realizar múltiples transferencias de ciclo de máquina debe agregarse por separado. Además, cuando la sincronización con la señal transferida al tiempo de retardo de transferencia de señal de reloj 1-fase de la primera flip-flop hasta que alcanza el segundo flip-flop, el primer flip-flop y el segundo flip debe ser diseñado para asegurar que más grande que un tiempo de retardo límite mínimo es el reloj de tiempo de inclinación y los datos de tiempo de retención y un tiempo obtiene añadiendo el segundo flip-flop con flop. Mínimo como una manera de garantizar un tiempo límite de retraso en todos los caminos para la realización de la transferencia de señal entre los flip-flops, variaciones en la temperatura, el tiempo de retardo de la señal mínima en la consideración de las variaciones de las variaciones en la producción, el voltaje suministrados a la LSI el cálculo de una señal por un tiempo mínimo de retardo de la señal en cada trayectoria se comprueba si mayor que el tiempo de retardo límite mínimo, la adición de una puerta de retardo o similares durante el tiempo mínimo trayectoria de retardo de señal es menor o igual a las horas de retardo mínimo unidos Estamos tomando un camino para retrasar.
Tarea de solución
En la técnica anterior descrito anteriormente, en el diseño LSI utilizando el reloj multifase se hace más complicada que la ruta cuando la ruta de distribución de reloj con un reloj de fase, ya que la longitud del cableado reloj será diferente entre las diferentes fases, cada El tiempo de inclinación del reloj entre los relojes de la fase aumenta. Por otra parte, en el diseño LSI utilizando el reloj 1-fase, ya que el retardo de transferencia de señal entre los flip-flops es mayor que el tiempo de retardo límite mínimo, y debe ser considerado para ser menor que el tiempo límite de retardo máximo, el diseño LSI Se convierte en una gran restricción en lo de arriba. Además, con el fin de determinar el tiempo de retardo límite mínimo y máximo de tiempo límite de retardo entre flip-flops en el diseño de LSI, la señal para todas las rutas hasta el flip-flop para la entrada de una señal desde el flip-flop para dar salida a una señal en el LSI examinará el tiempo de retardo de transferencia, la lógica se aumenta la escala de LSI se complica, ya que la conexión del flip-flop para introducir el flip-flop y la señal para la emisión de una señal se convierte en gran número por lo general muchos, sobre todo Se necesita mucho trabajo y tiempo para verificar el tiempo de retardo de la transferencia de señal para la ruta. Por otra parte, la influencia del retraso debido al cableado del montaje cuando el área aumenta las líneas de señal de la LSI se hace grande, a menos que después de la implementación LSI ya no se puede calcular el tiempo de transferencia de señal precisa, la implementación → transferencia de señal retardo de tiempo de cálculo → Comprobar → cambio de lógica → También existe el problema de que el montaje debe repetirse muchas veces.
Un objeto de la presente invención se determina en el diseño de LSI utilizando el reloj 1-fase, ningún diseño puede flip-flop entre la técnica de transferencia de señal teniendo en cuenta el límite de tiempo de retardo mínimo del tiempo de retardo de transferencia de señal, y un tiempo límite máximo de retardo Tecnología de transferencia de señal de flop a flip-flop capaz de cambiar fácilmente el número de ciclos de transferencia entre flip-flops para que sean flip-flops.
Solución
Para lograr el objeto anterior, el flip-flop entre el dispositivo de transferencia de señal de la presente invención, dentro de la primera hora de transferir una señal desde el flip-flop al segundo flip-flop, dicho primer flip-flop y el segundo flip-flop un flip-flop estado entre el dispositivo de transferencia de señal para variar en sincronismo con la fase del reloj y medios para generar una señal de impulsos de una duración de ciclo de la máquina sincronizada con el reloj como una salida de la tercera flip-flop, la señal de impulso una pluralidad de una pluralidad de señales de impulsos obtenidos por retrasar un múltiplo el tiempo integral ciclo de la máquina, en el que el primero o segundo flip-flop y la tercera y la más grandes de tiempo skew entre flip-flops de la primera o Y el valor obtenido al agregar el mayor valor del tiempo de retención de datos del segundo flip-flop Un medio para menos retardo que el tiempo obtenido restando la hora del reloj skew valores más grandes y el tiempo más el valor del tiempo de configuración de datos más grande de la primera o segunda flip-flop de tiempo de ciclo de una máquina, en donde Cambiar un estado interno de dicho primer flip-flop cuando una primera señal de pulso entre una pluralidad de señales de pulso retardado se enciende y no cambia dicha primera señal de pulso cuando se apaga dicha primera señal de pulso; cuando el segundo impulso de señal el tiempo de ciclo de la máquina de fase se retrasa en estado está activado, para cambiar el estado interno del segundo flip-flop, al no cambiar al apagar, el primer flip-flop La transferencia de señal al segundo flip-flop se realiza mediante un ciclo de máquina de la diferencia de fase entre el primer reloj y el segundo reloj Y significa por lo que es posible llevar a cabo entre, disponiendo la tercera flip-flop en una posición fija de montaje en el chip LSI, la tercera flip-flop y la primera, segunda flip-flop El valor máximo del tiempo de desviación del reloj y el tiempo de retardo de la señal requerido para la señal de pulso se predicen antes del diseño de LSI y el tiempo de retardo de la señal se garantiza en el momento del diseño de LSI.
De acuerdo con los medios anteriores, cuando se transfiere una señal del primer flip-flop al segundo flip-flop, determinado por el tiempo de salida de señal de pulso de introducir la señal en el segundo flip-flop de la tercera flip-flop , Es posible variar el ciclo de transferencia de señal desde el primer flip-flop al segundo flip-flop al retrasar la señal de pulso.
Además, la determinación en el proceso de obtener el tiempo mínimo de retardo entre flip-flops, no es necesario considerar el lado del flip-flop para emitir una señal, el tiempo para el retraso de la salida de la señal de impulsos de la tercera flip-flop para realizar una transferencia de señal Es suficiente verificar el tiempo mínimo de retardo entre el tercer flip-flop y el segundo flip-flop, de modo que sea posible obtener fácilmente el tiempo de retardo mínimo requerido en un corto tiempo.
En lo sucesivo, las realizaciones de la presente invención se describirán en detalle con referencia a los dibujos.
La figura 1 es un diagrama de bloques que muestra una configuración de una realización de la presente invención. En la Figura 1, el A1a flip-flop y la B1b flip-flop se conectan con la línea de señal de datos 11, los datos se transfieren desde el A1a flip-flop a la B1b flip-flop. El reloj 9 suministrado al flip-flop A 1 a y el flip-flop B 1 b es un reloj monofásico generado por el circuito de generación de reloj 5. En base al reloj 9 generado por el circuito de generación de reloj 5, el circuito de generación de señal de pulso de sincronización de reloj 6 genera la señal de pulso de sincronización de reloj 8. La señal de pulso 8 de sincronización de reloj generada se retrasa en el circuito 7 de retardo de señal de pulso para generar una señal A _ {10} de impulso de retardo y una señal B _ {10b} de impulso de retardo.
Señal de salida del flip-flop A1a se convierte en una señal de entrada de la B1b flip-flop a través de una puerta Y D3d y la puerta O B2b la señal de impulso de retardo se genera B10b en estado. Una vez que la señal introducida en el B1b flip-flop, hasta la siguiente señal de impulso retardado se genera B10b en estado de nuevo se convierte en la señal de entrada de la B1b flip-flop a través de una puerta Y C3c y OR B2b puerta.
De esta forma, al proporcionar un circuito para controlar la señal de entrada en el lado de entrada de señal del flip-flop, la señal de entrada puede tomarse en el flip-flop en una temporización arbitraria.
(Primera Realización) A continuación, se describirá la temporización de la transferencia de la señal de datos desde el flip-flop A1a al flip-flop B1b usando la tabla de tiempos mostrada en la FIG.
Con el reloj 9 generado por el circuito 5 de generación de reloj como un disparador, el circuito 6 de generación de señal de pulso de sincronización de reloj genera la señal 8 de pulso de sincronización de reloj. La señal 8 de pulso de sincronización de reloj se retrasa en el circuito 7 de retardo de señal de pulso para generar una señal A 10a de pulso de retardo. De forma similar, la señal de pulso de sincronización de reloj 8 se retrasa en el circuito de retardo de señal de pulso 7 para generar la señal de impulso de retardo B10b. Cuando el 12a de salida de la A1a flip-flop es de 2 ciclos de reloj, como se muestra en la Fig. 2, la B1b flip-flop es flip 12a de salida y un punto de aumento de solapamiento borde del reloj 9 de la señal de impulso retardado B10b y flip-flop A1a La salida 12a de A1a es captada.
Por lo tanto, en esta realización, a pesar de la transferencia de señal con el reloj de una sola fase, no para capturar la 12a de salida de la A1a flip-flop en el punto B en el B1b flip-flop.
(Segunda realización) La figura 3 es una vista que muestra otra realización de la presente invención.
flip flop B40b de la A40A flip-flop en esta realización, C 62c, la ruta de transmisión de señales para la transferencia de señales en el orden de D 62d, que ilustra las señales de estado de transferencia utilizando señal de impulso de tres demora. Se supone que la lógica lógica (pequeña) 60a es pequeña en la escala lógica y el tiempo de retardo de la señal es menor que el tiempo máximo de retardo. Además, se supone que la lógica (grande) 60b, 60c tiene una escala lógica grande y el tiempo de retardo de la señal es mayor que el tiempo máximo de retardo. Después de la primera forma de realización de manera similar a la señal de impulso 8 en sincronización con el reloj 1-fase 9 desplazado un ciclo de máquina fuera de fase, la señal obtenida retardando la señal del pulso retrasado un 20 a, B 20 B, y C 20 c. Una señal A20A pulso demora a la 50a de entrada de control de señal de circuito y 50c de la A40A flip-flop y la C 62c flip-flop, una señal de impulso de retardo B20B el circuito de control de señal de entrada 50b de la 62b B flip-flop, el circuito de control de señal de entrada 50d del flip-flop D40D Suministra una señal de pulso retardada C20c. En este momento, la salida 41 a del flip-flop A 40a se emite en el punto A, donde el reloj 9 y la señal de pulso retardado A 20a se solapan. La 41a de salida es capturado por la lógica (pequeño) 60a a través del punto B se solapa con el 41a de salida de la señal de impulso retardado B20B y flip-flop A40A y reloj 9 en la siguiente flip-flop B 62b. Dado que el tiempo de retardo de la señal de la lógica (pequeña) 60a es menor que el tiempo máximo de retardo, se trata de una transferencia de ciclo de la máquina. A continuación, el 41b de salida del flip-flop B40b es capturado por la lógica (grande) 60b a través del punto C se superpone a la salida 41b de la A20A señal de pulso retrasado y flip-flop B40b y reloj 9 en el próximo C 62c flip-flop. Desde la lógica (grande) 60b es el tiempo de retardo de la señal es mayor que el tiempo de retardo máximo, la transferencia desde el flip-flop B40b a la C40c flip-flop es la transferencia de señal dos ciclos de reloj. Del mismo modo, la 41c de salida de la C40c flip-flop es lógico (grande) 60 y el reloj 9 en el D40D flip-flop a través de la 41c de salida de la C20c señal de pulso retrasado y C40c flip-flop se toma en la superposición de los puntos D. Por lo tanto, la señal de impulso retardado genera una pluralidad, por suministrar selectivamente el circuito de control de entrada de cada flip-flop, es posible señal de ciclo de transferencia entre flip-flops en la variable.
Efecto de la invención
Como se describió anteriormente, de acuerdo con la presente invención, se puede obtener el mismo efecto que la transferencia de señal usando el reloj multifásico haciendo que el ciclo de transferencia de señal sea variable en la transferencia de señal de flip-flop usando un reloj de fase . Además, no se producen problemas tales como el sesgo del reloj de cada fase del reloj y la complicación del circuito de generación del reloj que ocurre cuando se usan relojes de múltiples fases.
La figura 1 es un diagrama de bloques que muestra una configuración de una realización de la presente invención.
La figura 2 es un diagrama de tiempos que muestra la primera realización de la presente invención.
La figura 3 es un diagrama que ilustra un diagrama de tiempos y un camino de transmisión de señales en la segunda realización de la presente invención.
1a ... flip-flop A, 1b ... flip-flop B, 2a, 2b ... puerta O, 3a 3d ... las puertas AND, 4a, 4b ... puerta NOT, 5 ... generador de reloj, 6 ... sincronización circuito generador de señal de reloj, 7 ... pulso Circuito de retardo de señal 8 señal de pulso de sincronización de reloj 9 reloj 10a señal de pulso de retardo A 10b señal de pulso de retardo B 11 línea de señal de datos 40a 40d ... flip- ... Lógica (pequeña), 60b, 60c ... Lógica (grande)
Reclamo
Cuando la transferencia de señales de la reivindicación 1 el primer flip-flop para el segundo flip-flop, entre el primer flip-flop y el flip-flop que los cambios en la sincronización con el estado interno del segundo flip-flop en fase del reloj un dispositivo de transferencia de señal, medios para generar una señal de impulsos de una duración de ciclo de la máquina sincronizada con el reloj como una salida de la tercera flip-flop, obtenida retardando la pulso de la señal una pluralidad de múltiplos enteros el tiempo de ciclo de la máquina una pluralidad de señales de impulso, el primer o segundo flip-flop y cuanto mayor sea el valor de la tercera flip-flop y el valor más grande del tiempo de inclinación y de retención de datos de la primera o segunda vez flip-flop Y el más grande del reloj sesga el tiempo y el primero Medios para retrasar el tiempo obtenido al restar el tiempo obtenido al agregar el mayor valor del tiempo de configuración de datos del segundo flip-flop a un tiempo de ciclo de la máquina, y los medios para retrasar el primero señal de pulso es cambiar el estado interno de la primera flip-flop cuando se gira, a fin de no cambiar cuando está apagado, la vuelta en fase múltiple tiempo de ciclo de la máquina se retrasa con respecto a la primera señal de impulso cuando la segunda señal de impulsos se enciende, para cambiar el estado interno del segundo flip-flop, al no cambiar cuando se apaga, la transferencia de la señal desde el primer flip-flop para el segundo flip-flop, el Y medios para hacer posible realizar en un ciclo de máquina el tiempo de una diferencia de fase entre el primer reloj y el segundo reloj, Mediante la colocación de fracaso en una posición fija de montaje en el chip LSI, tercera flip-flop y la primera, el valor máximo necesario tiempo de retardo de la señal y la señal de pulso de reloj de tiempo de inclinación entre el segundo flip-flop Predice antes del diseño de LSI y garantiza el tiempo de retardo de la señal en el tiempo de diseño de LSI.
Dibujo :
Application number :1997-034586
Inventors :株式会社日立製作所
Original Assignee :井上郁朗、田中洋一