Reloj que genera el circuito del dispositivo de memoria semiconductor
Descripción general
 Se proporciona un circuito de generación de reloj que puede minimizar la pérdida de velocidad del reloj del sistema CLK y tiene un bajo consumo de energía y no genera problemas de ruido. bloques de función 14,16, ... generador de reloj para cada 12, 20 ... incluye una señal de control para controlar el funcionamiento de la correspondiente FCTL14,16 de bloques funcional, ... mantienen a trabajar de acuerdo con. Por lo tanto, el circuito generador de reloj solo funciona cuando los bloques funcionales necesitan operar, y genera el reloj interno. Dado que la carga en cada generador de reloj se aligera, no hay necesidad de proporcionar un buffer de reloj o similar, por lo que no hay preocupación por la pérdida de velocidad. Además, dado que solo funciona cuando se requiere un generador de reloj necesario de acuerdo con la señal de control, la corriente consumida es pequeña y se suprime el ruido.
Campo técnico
La presente invención se refiere a un dispositivo de memoria de semiconductor síncrono que funciona en sincronización con un reloj de sistema externo, y más particularmente a un circuito de generación de reloj del mismo.
Antecedentes de la técnica
Una DRAM síncrona accede a los datos a alta velocidad en sincronización con un reloj del sistema desde el exterior, como una CPU. Como la DRAM síncrona, existen, por ejemplo, las descritas en la Solicitud de Patente Coreana 93 97 127 presentada el 27 de abril de 1993 por el presente solicitante.
Tal DRAM síncrona tiene un circuito generador de reloj interno para generar un reloj interno sincronizado con un reloj del sistema externo. reloj interna generada por el circuito de generación de reloj, ya que la fuente de reloj de operación para cada bloque funcional que requiere un reloj en el chip, por ejemplo, requiere memoria intermedia de salida de datos, la memoria intermedia de entrada de dirección de fila, un reloj, tal como una memoria intermedia de entrada de dirección de columna Circuitos a una gran cantidad de bloques funcionales. Convencionalmente, se proporciona un circuito generador de reloj en el chip, controlando de ese modo el circuito en chip y sincronizando con el reloj del sistema. La figura 1 muestra un circuito generador de reloj general.
reloj convencional circuito generador de Como se muestra, la CLK de reloj de sistema y el generador de reloj 12 para entrar para generar un reloj interno φCLK sincronizado con esto, el número de funciones para conducir bloquea el reloj φCLK 14 y 16, ... , Y 16 i (yo es un número natural). Número de bloques funcionales 14, 16, ..., cada uno de 16i, el FCTL14,16 señal de control para controlar el funcionamiento de las características específicas, ... y 16i se activan, el proceso de la señal de acuerdo con el reloj φCLK en consecuencia . Por ejemplo, si el bloque de función del bloque 14 asociado con la salida de datos, la señal de control FCTL14 se lee la señal de control de operación, el bloque de función 14 accede a los datos almacenados en respuesta a la activación de la señal de control FCTL14, el circuito intermedio de reloj 18 Y emite los datos de lectura accedidos en sincronización con el reloj suministrado φ CLK al panel de salida.
La figura 2 es un diagrama de temporización de salida del circuito de generación de reloj que se muestra en la figura. Cuando el reloj del sistema CLK se introduce en el circuito de generación de reloj, el reloj φ CLK se genera desde el generador de reloj 12 en sincronización con el reloj del sistema CLK y la entrada al búfer de reloj 18. La memoria intermedia 18 del reloj almacena temporalmente el reloj de entrada φCLK y lo envía a los bloques funcionales 14, 16, ..., 16 i. Los bloques funcionales 14, 16, ..., 16i cada tipo el reloj tamponada .o slashed.CLK, señales de control apropiadas FCTL14,16, ..., realiza una función en sincronización con un reloj .o activación slashed.CLK de 16i.
Tarea de solución
En el circuito generador de reloj convencional, dado que el reloj φ CLK se genera con un generador de reloj 12 para un gran número de bloques funcionales, la carga del generador de reloj 12 es grande. Por lo tanto, aunque la memoria intermedia de reloj 18 para el accionamiento de almacenamiento en memoria intermedia es indispensable, hay un retraso con respecto al reloj de sistema CLK con respecto al reloj φCLK después de pasar a través de la memoria intermedia de reloj 18. Como resultado, el impacto de la pérdida de velocidad (pérdida de velocidad) sale, bloque de función 14,16, ..., 16i es ocurre situación que aprovechar plenamente ni siquiera tener un rendimiento de alta velocidad que corresponde a la CLK de reloj del sistema.
Además, un número de bloques de función 14, 16 uso previsto del reloj φCLK diferente, ..., a 16i, ya que hay que proporcionar sólo la salida de uno del generador de reloj 12 a un sistema común de entrada de reloj CLK es Es necesario alternar constantemente (alternar) mientras sea. Como esto provoca que se consuma una gran cantidad de corriente, también causa ruido, por lo que se menciona como un problema que debe resolverse.
En vista de tal tecnología convencional, la presente invención proporciona un circuito generador de reloj que puede minimizar la pérdida de velocidad, tiene un bajo consumo de energía y no se preocupa por el ruido.
Solución
De acuerdo con la presente invención para este propósito, en el circuito de generación de reloj del dispositivo de memoria de semiconductor para la generación de un reloj interno en base a la entrada de reloj del sistema, el generador de reloj que opera solamente durante el funcionamiento del bloque funcional de destino de suministro de reloj interno, Para cada uno de los bloques de funciones. Es aconsejable que cada uno de dichos generadores de reloj funcione de acuerdo con una señal de control para controlar el funcionamiento del bloque de función correspondiente. Como resultado, el circuito de generación de reloj puede operar solo cuando los bloques funcionales necesitan operar y generar el reloj interno.
En particular, en el circuito de generación de reloj del dispositivo de memoria de semiconductor para la generación de un reloj interno en base a la entrada de reloj del sistema para proporcionar un reloj interno opera de acuerdo con señales de control para controlar el funcionamiento de los circuitos de salida de datos a dichos circuitos de salida de datos Y un generador de reloj. Al proporcionar un generador de reloj dedicado a dicho circuito del sistema de salida de datos, se puede evitar la pérdida de velocidad.
Ejemplos
En lo sucesivo, las realizaciones de la presente invención se describirán en detalle con referencia a los dibujos adjuntos. Incidentalmente, se usarán los mismos números de referencia para describir las mismas partes.
La figura 3 es un diagrama de bloques que muestra la configuración del circuito de generación de reloj. ..., 20i previsto para cada uno de la pluralidad de bloques funcionales 14, 16, ..., 16i, y cada uno de los generadores de reloj 12, 20, ..., 20i tiene su propia función Y está sujeto al control de operación por las señales de control FCTL 14, 16, ..., 16 i de los bloques de función 14, 16, ..., 16 i. circuito generador de señal de control 22 sentidos diferentes señales de entrada para el chip, por ejemplo, la WR señal de control de escritura, la señal RD de control de lectura, el modo de operación de acuerdo con la señal estroboscópica tal dirección, el bloque funcional 14, 16, ..., para controlar 16i Y genera señales de control FCTL 14, FCTL 16, ..., FCTL 16 i. En otras palabras, el circuito 22 de generación de señal de control genera varias señales de control para realizar la función correspondiente del modo de operación de la DRAM síncrona.
La figura 4 muestra un ejemplo de la temporización de salida del circuito de generación de reloj de la presente realización. En otras palabras, los bloques funcionales 14 y 16 carga su, ..., la señal de control FCTL14,16 de 16i, ..., el generador de reloj 12 y 20 cuando se activa la 16i, ..., 20i operan respectivamente, en su periodo activo , 16i en sincronización con el reloj del sistema CLK y los proporciona a los bloques funcionales 14, 16, ..., 16i a cargo.
Por ejemplo, cuando la señal de control FCTL14 para operar el bloque de función 14 se activa (nivel lógico alto), el reloj φCLK14 se produce sincronizado desde el generador de reloj 12 a la CLK de reloj del sistema en respuesta a ello, se proporcionan a un bloque de función 14 . Entonces, el bloque de funciones 14 funciona de acuerdo con la señal de control FCTL 14 y el reloj φCLK 14 y realiza su función. Además, cuando la señal de control FCTL16 para operar el bloque de función 16 se activa, el reloj φCLK16 sincronizado desde el generador de reloj 20 a la CLK de reloj del sistema se proporciona a un bloque de función 16 se produce, el bloque de función 16 es en consecuencia Para operar
3, si el bloque de función 14 es un circuito de sistema de salida de datos, incluyendo memoria intermedia de salida de estos datos, los circuitos de salida de datos 14 funciona cuando el modo de lectura en el modo de funcionamiento de la DRAM síncrona. En el modo de lectura, se introduce una señal que especifica el modo de lectura en el chip, y la señal de control FCTL 14 se activa mediante el circuito de generación de señal de control 22. Esto de acuerdo a generar un reloj φCLK14 el generador de reloj 12 está sincronizado con el CLK de reloj del sistema en el periodo activo de la señal de control FCTL14, proporciona a los circuitos de salida de datos 14. Como resultado, los datos leídos desde la celda de memoria se envían a la plataforma de salida de acuerdo con el reloj φCLK 14. En este momento, se suprimen las operaciones de los otros bloques de función 16, ..., 16i y los generadores de reloj 20, ..., 20 i no relacionados con la salida de datos.
Efecto de la invención
De acuerdo con el circuito de generación de reloj de la presente invención, para cada uno de un número de bloques funcionales en una memoria, se proporciona un generador de reloj que opera sólo en el momento de la operación, de modo que para proporcionar una relojes internos independientes para los bloques funcionales. Por lo tanto, ya que la carga más ligera de un generador de reloj individual, como en la técnica anterior no es necesario para conducir similares se proporciona intermedio de reloj, no hay temor de pérdida de velocidad debido a esto. Además, dado que el reloj interno se genera solo cuando se requiere el generador de reloj necesario según la señal de control, la corriente consumida es menor que el circuito convencional que siempre funciona, y el ruido también se suprime. Por lo tanto, es posible proporcionar un dispositivo de memoria de semiconductor estable con un tipo de bajo consumo de energía correspondiente a una operación de mayor velocidad.
La figura 1 es un diagrama de bloques que muestra un circuito generador de reloj convencional.
La figura 2 es un diagrama de forma de onda de funcionamiento del circuito de generación de reloj que se muestra en la figura 1.
La figura 3 es un diagrama de bloques que muestra un circuito generador de reloj de acuerdo con la presente invención.
La figura 4 es un diagrama de forma de onda de funcionamiento del circuito de generación de reloj que se muestra en la figura 3.
12, 20, 20 i generador de reloj
14, 16, 16 i bloque funcional
Reloj del sistema CLK
φCLK 14, 16, 16 i reloj interno
FCTL 14, 16, 16 i señal de control
Reclamo
Que el circuito generador de reloj de un dispositivo de memoria de semiconductor para la generación de un reloj interno basado en el reloj del sistema de entrada de la reivindicación 1, el generador de reloj que opera solamente durante el funcionamiento del bloque funcional de destino de suministro de reloj interno, proporcionado para cada uno de los bloques funcionales Circuito generador de reloj
2. Circuito generador de reloj según la reivindicación 1, en el que cada generador de reloj funciona de acuerdo con una señal de control que controla una operación de un bloque funcional correspondiente.
En el circuito de generación de reloj del dispositivo de memoria de semiconductor para la generación de un reloj interno basándose en la reivindicación reloj del sistema 3 entradas, para proporcionar un reloj interno opera de acuerdo con señales de control para controlar el funcionamiento de los circuitos de salida de datos a dichos circuitos de salida de datos Circuito generador de reloj caracterizado por comprender un generador de reloj.
Dibujo :
Application number :1997-034580
Inventors :三星電子株式会社
Original Assignee :鄭又燮、金奎泓