Circuito de prueba ROM y circuito ROM
Descripción general
 Acortar el tiempo de prueba de la prueba de ROM es proporcionar un circuito de prueba ROM que puede identificar a la ubicación de la celda ROM defecto con 且 protección de datos. ] Por un decodificador de fila que selecciona la dirección de la fila de la célula ROM entre las células ROM dispuestos en una matriz, tiene un bit de paridad en la dirección de la fila para ser seleccionado con la dirección de la fila de la célula ROM para cada fila, es que selecciona primera unidad aritmética tiene una columna de los bits de paridad de un células ROM seleccionados en la fila unidad, las células ROM de decodificación en la columna para llevar a cabo el cálculo de paridad por dicho bit de paridad a la dirección de la fila de la célula ROM en los datos de Y una segunda unidad aritmética para realizar un cálculo de paridad basado en los datos de la dirección de la columna y el bit de paridad en la dirección de la columna.
Campo técnico
La presente invención se refiere a un circuito de prueba ROM utilizado para la lectura de prueba de una ROM y un circuito ROM adecuado para lectura de prueba.
Antecedentes de la técnica
Convencionalmente, como técnica en este tipo de campo, existe un tipo como el que se muestra en la figura 3, por ejemplo. La figura 3 es un diagrama de bloques que muestra un ejemplo de configuración de un circuito ROM convencional.
Este circuito de ROM incluye una parte de ROM 101 y un decodificador de filas 102 y un decodificador de columnas 103 conectado a la porción de ROM 101 para introducir una dirección AD. ROM 101, columna líneas 104 y líneas de bit 105 están dispuestos en una matriz, estas intersecciones respectivas son, respectivamente, ROM celular 106 está conectado.
Cada línea de columna 104 está conectada al decodificador de fila 2, y la línea de bit 105 está conectada a un selector 107 provisto en la sección de ROM 101. Un decodificador de columna 103 está conectado al lado de control del selector 107, y un bus de datos 108 está conectado al lado de salida del selector 107.
lectura de prueba del circuito ROM selecciona primero toda la célula ROM 106 en la dirección de la fila de la lectura por la salida del decodificador de fila 102, N presente por el selector 107 que recibe la salida del decodificador de columna 103 en la (Fig tres 4) Se selecciona un bit de la línea de bits 105, los datos de la célula ROM se colocan en el bus de datos 108, y se comparan con el valor esperado.
Tarea de solución
Sin embargo, el circuito ROM tiene los siguientes problemas.
(1) cuando se realiza la prueba de ROM, colocado en un bus de datos 108 de un byte (o palabra) unidades por una dirección, para la comparación con el valor esperado, el tiempo de prueba aumenta en el aumento de la capacidad de ROM.
(2) Para comparar los datos directamente con el valor esperado, es necesario enviar los datos de ROM al exterior del chip. Por lo tanto, los datos ROM dentro del chip se pueden leer fácilmente, y el programa creado por el usuario es fácilmente analizado por un tercero. El fin de resolver este, la seguridad (protección de datos) con ROM, hay un método de ensayo tal como la comparación de datos no directamente, por ejemplo, método Jigunechakodo de células ROM, en este caso, sólo el resultado de la aceptabilidad sólo la salida Fue difícil especificar la ubicación de la celda ROM defectuosa.
La presente invención se ha realizado para resolver los problemas convencionales tales como los descritos anteriormente, y su objeto es proporcionar un circuito de prueba ROM y un circuito ROM capaz de acortar el tiempo de prueba. Otro objetivo de la presente invención es proporcionar un circuito de prueba ROM y un circuito ROM que pueda especificar la ubicación de una célula ROM defectuosa junto con la protección de datos.
Solución
Para lograr el objeto anterior, el circuito de prueba ROM es un primer aspecto de la presente invención, por la unidad de fila de decodificación para la selección de una fila de las células ROM de las células ROM dispuestos en una matriz, la dirección de la fila de la ROM tiene un bit de paridad en la dirección de la fila para ser seleccionados con la célula en cada fila, una primera unidad de cálculo para la realización de una paridad calculada por los datos de la fila seleccionada de las células ROM y los bits de paridad, la fila de decodificación parte que tiene una columna de los bits de paridad de las células ROM seleccionados, en que una segunda unidad de cálculo para la realización de una paridad calculada por los bits de paridad de la dirección de la columna y los datos de las células ROM en esa columna.
Según la primera, el circuito de prueba inventor ROM descrito anteriormente, tales como la configuración, la primera unidad de operación realiza cálculo de paridad por los datos y bits de paridad de una fila seleccionada de las células ROM por unidad de hilera de decodificación, La segunda unidad aritmética realiza el cálculo de paridad basándose en los datos de la celda ROM seleccionada por la unidad de descodificación de fila y los bits de paridad en la dirección de la columna. Por lo tanto, en el momento de la prueba de ROM mediante la extracción de los primer y segundo resultados del cálculo, sin leer los datos de la ROM directamente, la fila y columna direcciones de los resultados de la prueba en el tiempo de prueba sólo la velocidad de salida de la unidad de fila de decodificación .
Características del circuito ROM, que es la segunda invención, decodifica la porción celular ROM, cada célula ROM está conectado a cada intersección de las líneas de bits dispuestos y las líneas de columna en una matriz, una dirección de fila, el resultado decodificado Y una unidad de decodificación de columna que decodifica una dirección de columna y selecciona una celda ROM en una dirección de columna correspondiente a un resultado de la decodificación activando la línea de columna correspondiente a en el circuito ROM, una unidad de almacenamiento de bits de paridad de fila que almacena un bit de paridad para cada fila para ser seleccionado con la parte de hilera de decodificación por la dirección de la fila de la célula ROM, una unidad de almacenamiento bit de paridad columna que almacena celda de bit ROM paridad columna , Una unidad de operación de fila que realiza el cálculo de paridad en la dirección de fila de los datos de la celda de ROM seleccionada por la unidad de decodificación de fila, Una unidad de comparación para comparar la unidad de cálculo resultado del cálculo de paridad Kígyó de los bits de paridad del almacenamiento de bits de paridad de fila interna por dicha fila sección de decodificación de los datos de las células ROM seleccionados y el bit de paridad de la columna de almacenamiento bit de paridad interna Y una unidad de operación de columna que realiza el cálculo de paridad en la dirección de la columna.
De acuerdo con el circuito ROM es la segunda invención, la unidad de fila operación aritmética realiza la dirección de la fila de la cálculo de paridad de los datos de la celda ROM seleccionados por la unidad de fila de decodificación, un resultado de cálculo de paridad de la unidad de comparación la unidad de operación aritmética fila y la paridad de fila Con el bit de paridad en la unidad de almacenamiento de bits. Al mismo tiempo, la unidad de funcionamiento de la columna aritmética realiza la dirección de la fila de la paridad calculada por el bit de paridad en la unidad de almacenamiento de bits de datos y paridad de columna de las células ROM seleccionados en la unidad de fila de decodificación. Por lo tanto, en el momento de la prueba de ROM mediante la extracción del resultado de la operación de la unidad de unidad de comparación y la aritmética columna, sin leer los datos de la ROM directamente, la fila y columna direcciones de los resultados de la prueba en el tiempo de prueba sólo la velocidad de salida de la unidad de fila de decodificación .
Ejemplos
Descripción de las realizaciones preferidas Las realizaciones de la presente invención se describirán a continuación con referencia a los dibujos. La figura 1 es un diagrama de bloques de un circuito ROM que incluye un circuito de prueba ROM de acuerdo con una primera realización de la presente invención.
Este circuito de ROM tiene una parte de ROM 1 en la que las líneas de columna 1a y las líneas de bit 1b están dispuestas en una matriz y se almacenan datos de ROM. En la parte de ROM 1, un decodificador de fila 2 y el decodificador de columna 3 para decodificar la dirección de columna están conectados.
La unidad ROM 1 incluye una unidad 4 de celda ROM, una unidad 5 de almacenamiento de bits de paridad de columna, una unidad 6 de operación de fila, una unidad 7 de operación de columna, y un selector 8. En la sección de células ROM 4, las celdas ROM 9 que almacenan datos '1' u '0' están conectadas a las intersecciones de las líneas de columnas 1a y 1b, respectivamente. Se supone que, por ejemplo, los datos '0' se almacenan en la celda ROM 9 indicada por un círculo doble en la figura.
unidad de almacenamiento de bit de paridad de columna 5 es para almacenar bits de paridad en la dirección de columna de cada célula ROM 9, la intersección de la línea 5a conectado a la fila decodificador 2 y la línea de bits 1b es '1' o ' La celda de bits de paridad de columna 5b que almacena bits de paridad de '0' está conectada. La unidad de fila aritmética 6 es para realizar la dirección de la fila de la cálculo de paridad de los datos de la celda ROM 9 que es seleccionado por la fila decodificador 2, un circuito OR exclusivo (EXOR) 6a proporciona para cada línea de bits 1b , Y el lado de salida del ExOR 6a precedente y cada línea de bit 1b se ingresan a cada ExOR 6a.
calculadora Columna 7 es para la realización de una dirección de la columna del cálculo de paridad por el bit de paridad en la unidad de datos y la columna de almacenamiento bit de paridad 5 de la célula ROM 9, que se selecciona en la fila decodificador 2, 7a pestillo, ExOR7b y D flip-flop ( En lo sucesivo denominado 'DFF') se proporcionan 7 c para la operación de columna para cada línea de bit 1 b, respectivamente. La unidad aritmética está un extremo de ExOR7b está conectado mediante el pestillo 7a a la línea de bits 1b, su otro terminal de entrada conectado directamente a la línea de bits 1b, el terminal de salida de ExOR7b dentro de la parte ROM 1 exterior a través de la DFF7c Se saca.
El selector 8 tiene una función de selección de la línea de bits 1b correspondiente al resultado de decodificación del decodificador de la columna 3, el lado de salida del mismo está conectado al bus de datos 10 de la unidad de ROM externa 1.
Además, la sección 11 de almacenamiento de bits de paridad de fila y el comparador 12 están conectados a la sección 1 de ROM. unidad de almacenamiento de bit de paridad de fila 11 es para almacenar bits de paridad que se seleccionan con la fila decodificador 2 por las células ROM 9 en cada fila, una línea 14 conectada a través de una fuente de alimentación VDD a la resistencia 13 la línea de columna y cada 1a , Se conecta una celda de bits de paridad de fila 11a en la cual se almacenan los bits de paridad '1' o '0'. Además, el comparador 12, la unidad de fila operación aritmética resultado de cálculo 6 de paridad como para comparar el bit de paridad en la unidad de fila de almacenamiento bit de paridad 11, fila unidad de operación aritmética de la última etapa en 6 de salida ExOR6a en la línea 14 Y ExOR que ingresa datos, y el terminal de salida del ExOR se dibuja hacia el exterior del circuito ROM.
En el circuito ROM descrito anteriormente, el circuito de prueba de ROM, la unidad de almacenamiento bit de paridad columna 5, fila unidad aritmética operación 6, la unidad de columna aritmética 7, y una unidad de almacenamiento de bits de paridad de fila 11 y un comparador 12.
A continuación, se describirá la operación de prueba del circuito ROM de la presente realización, que se realiza usando este circuito de prueba ROM.
En primer lugar, la dirección de fila de la dirección AD se introduce en el decodificador de fila 2 para seleccionar la celda ROM 9 en la dirección de fila. Como resultado, los datos de celda de todas las celdas ROM 9 en la fila seleccionada se transmiten a las respectivas líneas de bit 1 b. Fila operación aritmética unidad 6 en cada ExOR6a, realiza el cálculo de paridad en la dirección de la fila realizando una O exclusiva entre los datos de salida anteriores en cada línea de bits 1b.
Por otra parte, simultáneamente con la selección de la dirección de la fila de la célula ROM 9 por el decodificador de fila 2 descrito anteriormente, la fila seleccionada, las células 11a en la unidad de almacenamiento de bits fila de paridad 11 también se selecciona, el bit de paridad en la 11a celular es la línea 14 . A continuación, la etapa final de ExOR6a los datos de salida de los bits de paridad y la fila operación aritmética unidad 6 en la línea 14 se compara en el comparador 12, el resultado de la comparación, se realiza la determinación de la calidad de la dirección de la fila del circuito ROM.
La operación de prueba en la dirección de la fila y la operación de prueba en la dirección de la columna también se realizan al mismo tiempo. En primer lugar, para activar la línea 5a por la fila decodificador 2, para cargar la dirección de columna de los bits de paridad en la unidad de almacenamiento bit de paridad columna 5 en cada línea de bits 1b. Y retiene el bit de paridad en el pestillo 7 a en cada unidad de cómputo unidad en la unidad aritmética de columna 7.
Posteriormente, mediante el cambio de la dirección de fila, para cambiar la salida del decodificador de fila 2 selecciona secuencialmente las células ROM 9 conectados a cada línea de la columna 1a, cargar los datos de la celda ROM 9 que está seleccionada en cada línea de bits 1b . En este momento, ya que el pestillo 7a se hace de forma cerrada, en cada ExOR7b, OR exclusiva del bit de paridad en los datos de célula pestillo 7a en cada línea de bits 1b se toma, respectivamente, los resultados DFF7c .
De esta manera, se realiza el cálculo de paridad en la dirección de la columna de los datos de la célula ROM que continúa a todas las líneas de bit 1b. Luego, los datos en el DFF 7c se sacan de la ROM 1 en un tiempo predeterminado.
cálculo de paridad de la dirección de la columna, para completar, al mismo tiempo después de terminar corriendo determinación de la calidad total en la dirección de la fila, la prueba de toda la célula ROM 9, el número de salidas de la fila decodificador 2 N, es decir, realizar entrada de dirección N La prueba se completará.
Por lo tanto, en esta realización, es posible ya que el respectivo bit de paridad siempre y calculadora para cada una columna líneas 1a y las líneas de bits 1b, protección de datos sin leer los datos de la ROM directamente al exterior . reduce aún más el tiempo de la prueba, ya que requiere el tiempo de prueba de la velocidad de salida de la fila decodificador 2 solamente, y puesto que la dirección de la fila y la dirección de columna de los resultados de la prueba, se puede identificar fácilmente la ubicación física de la celda defecto.
La Figura 2 es un diagrama de bloques esquemático de un circuito ROM que contiene el circuito de pruebas ROM de acuerdo con una segunda realización de la presente invención, se designan con los mismos números de referencia para elementos comunes con la figura.
Esta forma de realización se cambia en la primera realización, se proporciona en lugar de la fila operación aritmética unidad 6A para la realización de un OR exclusivo y la paridad cálculo de la 1b línea de bits en una fila cada otra unidad de fila operación aritmética 6, una configuración Correspondientemente Una sección de almacenamiento de bits de paridad de fila 11A y un comparador 12A.
Específicamente, la unidad 6A fila operación aritmética, como se muestra en la Fig. 2, comprenden cada uno ExOR6b, 6c una pluralidad de etapas previstas para cada cada otra columna de la línea de bits 1b, la etapa precedente de la salida y cada línea de bit 1 b como entradas al ExOR respectivo 6 b, 6 c. Además, la fila unidad de almacenamiento poco 11A paridad, dos la línea correspondiente, es decir, la fuente de alimentación VDD resistencias 13A, cada 14A línea conectada y 14B a través de 13B proporcionada en la línea 14 de la primera realización, estas líneas 14A , 14 B y las líneas de columna 1a están provistas de celdas de bits de paridad de fila 11 b. Además, la 12A comparador tiene una entrada y ExOR12a que recibe la salida de datos y la línea 14A de ExOR6b la etapa final, la salida de datos y la línea 14B de ExOR6c la etapa final en la fila operación aritmética unidad 6A en la fila unidad de operación aritmética 6A Y un ExOR 12 b.
Debe observarse que la unidad de operación de fila 6A puede configurarse para realizar la operación OR exclusiva en las líneas de bit 1b en cada otra columna para realizar el cálculo de paridad.
En la presente realización, puesto que para llevar a cabo un OR exclusivo y la paridad calculada en una fila o varias filas cada ejemplo, la causa de la deposición de polvo o similares en la vecina celular ROM, los datos de la inversión de la célula dos ROM Para que los defectos como los datos que se montan en la línea de bits se puedan detectar con precisión y se mejore aún más la tasa de detección de las celdas defectuosas.
Efecto de la invención
Como se ha descrito anteriormente en detalle, de acuerdo con el circuito de prueba ROM es un primer aspecto de la invención, ya que con una primera unidad de cálculo y la segunda unidad de cálculo, se requiere un tiempo de ensayo de sólo la velocidad de salida de la unidad de fila de decodificación El tiempo de prueba puede ser reducido. Además mejora la protección de datos, ya que es posible llevar a cabo la prueba sin la lectura de datos ROM directamente, sin embargo, la dirección de la fila y que la ubicación física de la celda de defecto para una dirección de la columna de los resultados de la prueba se identifican fácilmente posible y Conviértete
De acuerdo con el circuito ROM a un segundo aspecto de la unidad de invención, la fila de almacenamiento bit de paridad, la unidad de almacenamiento bit de paridad de columna, la unidad de operación aritmética fila, un comparador, y está provisto de la unidad de columna aritmética, el mismo efecto que el primer aspecto .
En el circuito ROM de la segunda invención descrita anteriormente, la unidad de operación aritmética fila está provisto de un circuito exclusivo OR en una pluralidad de etapas proporcionó el, el lado de salida para cada línea de bits y cada uno de los circuito OR exclusivo de la etapa anterior Y la línea de bits de la celda defectuosa que se ingresará en cada uno de los circuitos O exclusivos, respectivamente, es posible detectar con precisión las células defectuosas.
En el circuito de ROM de acuerdo con la segunda invención descrita anteriormente, la unidad de operación de fila incluye una pluralidad de etapas de circuitos O exclusivos proporcionados cada N (cada 1 o más) columnas de cada línea de bits, Al establecer el lado de salida del circuito OR exclusivo y cada línea de bit como entradas a los respectivos circuitos OR exclusivos, se mejora aún más la tasa de detección de células defectuosas.
La figura 1 es un diagrama de bloques de un circuito ROM que incluye un circuito de prueba ROM de acuerdo con una primera realización de la presente invención.
La figura 2 es un diagrama de bloques de una parte principal de un circuito ROM que incluye un circuito de prueba ROM de acuerdo con una segunda realización de la presente invención.
La figura 3 es un diagrama de bloques que muestra un ejemplo de configuración de un circuito ROM convencional.
1 parte ROM
1a línea de columna
1b línea de bits
Decodificador de dos filas
Decodificador de 3 columnas
Unidad de celda ROM 4
Sección de almacenamiento de 5 bits de paridad de columna
6, 6 Unidad de cálculo de fila
Unidad aritmética de 7 columnas
8 Selector
9 celda ROM
10 bus de datos
11, 11 Una unidad de almacenamiento de bits de paridad de fila
11 una celda de fila para bit de paridad
12, 12 Un comparador
Dirección AD
Reclamo
La unidad de decodificación de fila para seleccionar una fila de la celda ROM entre las células ROM dispuestas en la reivindicación 1 de la matriz, que tiene un bit de paridad en la dirección de la fila para ser seleccionado con la dirección de la fila de la célula ROM para cada fila, la selección una primera unidad de cálculo para la realización de una paridad calculada por los datos y los bits de paridad en la dirección de la fila de las células ROM que son tener una columna de los bits de paridad de un células ROM seleccionados en la unidad de fila de decodificación, en la columna Y una segunda unidad aritmética para realizar un cálculo de paridad basado en los datos de la celda ROM y el bit de paridad en la dirección de la columna.
Y reclamar células Bitline colocación y la porción de célula ROM ROM 2 de la matriz están conectados a cada intersección de las líneas de columna, decodifica la dirección de fila, la activación de la línea de columna correspondiente al resultado de la descodificación una unidad de fila de decodificación para la selección de una fila de las celdas ROM Te, decodifica la dirección de columna, en el circuito ROM y una sección de la columna de decodificación para seleccionar células ROM en la dirección de la columna correspondiente al resultado de la descodificación por la unidad de fila de decodificación una unidad de almacenamiento de bits de paridad de fila para almacenar bits de paridad seleccionados con la dirección de la fila de la célula ROM en cada fila, y la unidad de almacenamiento de bits de paridad columna que almacena celda de bit ROM paridad columna seleccionada por la unidad de fila de decodificación Una unidad de operación de fila que realiza el cálculo de paridad en la dirección de fila de los datos de la celda ROM, un cálculo de cálculo de paridad de la unidad de operación de fila La fila y bits de paridad del almacenamiento bit de paridad interna una unidad de comparación para la comparación de la columna para llevar a cabo el cálculo de paridad dirección de la columna por el bit de paridad en los datos y la unidad de almacenamiento bit de paridad de columna de las células ROM seleccionados en la unidad de fila de decodificación y Y una unidad aritmética.
Dibujo :
Application number :1997-027200
Inventors :東芝マイクロエレクトロニクス株式会社、株式会社東芝
Original Assignee :古谷隆