Dispositivo de lectura de memoria en serie
Descripción general
 Una lectura en la que las líneas de columna se clasifican en dos grupos, las líneas de datos se proporcionan para cada grupo de líneas de columna, las líneas de datos se seleccionan alternativamente y la otra línea de datos se precarga mientras se lee una línea de datos El dispositivo evita que su velocidad de acceso disminuya. ] El circuito de precarga 16 precarga la línea de datos DL 1 conectada a la línea de bits RBL 0 para la dirección 0 en el momento del reinicio para evitar un retraso en el tiempo de acceso y la escritura errónea.
Campo técnico
La presente invención es la memoria FIFO, como una memoria de acceso al azar que tiene una memoria de acceso en serie o un modo de acceso en serie, se refiere a un dispositivo de lectura en la memoria de serie para leer los datos almacenados en la matriz de células de memoria en orden.
Antecedentes de la técnica
El dispositivo de lectura de la memoria de serie, se ha propuesto para acelerar la operación de lectura por ser completado inmediatamente antes de la línea de datos de lectura de precarga de la línea de datos de lectura (línea de columna) se selecciona (Patente Japonesa abierta a inspección pública 5 159565). En el dispositivo de lectura propuesto, se proporciona una línea de datos común de lectura para conectar la línea de datos de lectura seleccionada al amplificador de detección, pero solo se proporciona un conjunto de la línea de datos común de lectura, y todas las líneas de datos de lectura Comúnmente usado. Por lo tanto, la línea de datos de lectura común siempre está precargada.
Tarea de solución
Leer líneas de datos comunes solamente no se proporciona conjunto en el dispositivo de lectura propuesto, ya que siempre es precargado, se necesita tiempo para un nivel bajo (L-nivel) de señalización de la célula de memoria, de alta velocidad operación de lectura Todavía quedan algunos desafíos. Para la presente invención para conectar la línea de columna seleccionada por el circuito de lectura que comprende un amplificador de sentido a través de la línea de datos, que clasifica las líneas de columna en dos grupos, proporcionando una línea de datos conectada a cada grupo de líneas de columna, Las dos líneas de datos se seleccionan alternativamente y se conectan a cada grupo de líneas de columna y la otra línea de datos se precarga mientras se lee una línea de datos para lograr alta velocidad. Entonces, ya no tienen que leer los datos de la línea de datos de direcciones de reposición entra en las líneas de datos de lectura para ser seleccionado en el reinicio se selecciona al restablecimiento en un estado de no precargado, existe el riesgo de causar una disminución en la velocidad de acceso . Un objeto de la presente invención está provisto de una línea de columna línea de datos para cada grupo de línea de columna se clasifican en dos grupos, seleccionar las líneas de datos alternativamente, las otras líneas de datos durante el leer una de las líneas de datos Para evitar que se reduzca la velocidad de acceso.
Solución
circuito de lectura de la presente invención, dos líneas de datos conectado a una línea de columna común para la lectura de datos de la matriz de células de memoria en secuencia con el grupo de línea de columna de número par y las líneas de columna de número impar cada grupo línea de columna se clasifica en un grupo conecta el circuito de selección de lectura en la columna para seleccionar la conexión entre cada grupo de línea de columna y las líneas de datos alternativamente, y un circuito de lectura que incluye un amplificador de detección, el lado de las líneas de datos conectados al grupo de línea de columna al circuito de lectura un circuito de selección de línea de datos, con una línea de datos precarga las otras líneas de datos durante un período que está conectado con el grupo de línea de columna y el circuito de lectura, precarga las líneas de datos de lado de grupo de línea columna de número par en el momento de reposición de lectura Y un circuito de precarga que realiza una operación de precarga. Ejemplos del circuito de precarga, que incluye un elemento de retardo para la determinación del periodo de precarga de la reposición de lectura y el periodo de precarga el y la señal de la señal de señales de selección de fila y la selección de la columna de la celda de memoria a ser seleccionados durante el restablecimiento de lectura Y un circuito lógico para finalizar la operación del circuito lógico.
La figura 1 muestra la configuración general de una memoria de acelerador en serie de una realización. La matriz de células de memoria 2 comprende dos pares de líneas de bit de escritura WBL0 WBL (n-1) y la línea de bit de lectura RBL0 RBL (n-1) como una línea de bits, una línea de palabra de escritura WWL0 WWL (m-1) como las líneas de palabras y leer palabra Una RAM de dos puertos que tiene dos pares de líneas RWL 0 RWL (m-1), y tiene una configuración de matriz de m × n bits.
Para la escritura de datos a la matriz de células de memoria 2, un circuito de escritura 4, un circuito de escritura columna de selección es 6 y el puntero de dirección de escritura 8 está provisto, los datos de escritura Di es introducida en el circuito de escritura 4 puntero, el circuito de escritura 4 y una dirección de escritura 8, se ingresa el reloj de escritura WCK. Escrito por el circuito de escritura 4 en el flanco ascendente de la WCK reloj de escritura se lleva a cabo, se incrementa la dirección de puntero de escritura 8, y selecciona la palabra de escritura línea WWL0 WWL (m-1), la salida desde el puntero de dirección de escritura 8 al circuito de escritura columna de selección 6 La línea de bits de escritura WBL 0 WBL (n-1) se selecciona mediante la escritura de la señal de selección de columna WCS. Luz (última * El símbolo representa la señal invertida) escribir restablecer WRES señal * se introduce en el puntero de dirección de escritura 8 puntero de dirección de nivel 8 L es inicializado, una habilitación de escritura señal es introducida en el circuito de escritura WE 4 * Está en un nivel alto (nivel H), la operación de escritura está prohibida.
Para leer los datos escritos en la matriz de células de memoria 2, se proporciona el circuito de selección de columna de lectura 10, el circuito de selección de línea de datos 12, el circuito de lectura 14, un circuito de precarga 16, y el puntero de dirección de lectura 18, el puntero de dirección de lectura 18 El reloj de lectura RCK se introduce en el circuito de lectura 14. Leer la columna circuito de selección 10 está previsto entre la línea de bit n de lectura RBL0 RBL (n-1) y dos líneas de datos DL1, DL2 de la línea de una columna, leer la línea de bits RBL0 RBL (n-1 ) Están conectados a la línea de datos pares DL1, el grupo de líneas de bits de lectura impares está conectado a la línea de datos impares DL2 y la conexión se alterna alternativamente Ahí
Se incrementa el puntero de dirección de lectura 18 en el flanco ascendente de la RCK reloj de lectura que debe introducirse en el puntero de dirección de lectura 12, y la selección de la palabra de lectura línea RWL0 RWL (m-1), se emite desde el puntero de dirección de lectura 18 a un circuito de selección de lectura-columna 10 La línea de bit de lectura RBL 0 RBL (n - 1) se conmuta secuencialmente mediante la señal de selección de columna de lectura RCS y se conecta a la línea de datos DL 1 o DL 2. Las señales de selección Y1 e Y2 se envían desde el indicador de dirección de lectura 18 al circuito de precarga 16 y al circuito de selección de línea de datos 12. Basado en la señal Y1 de selección, Y2, precargado otra línea de datos DL2 (o DL1) entre el circuito de precarga de línea de bit de lectura 16 es una de las líneas de datos DL1 (o DL2) está conectado, los datos El circuito de selección de línea 12 conecta la línea de datos DL1 (o DL2) conectada a la línea de bits de lectura al circuito de lectura 14. El circuito de lectura 14 incluye un amplificador de detección y un circuito de memoria intermedia de salida, y realiza la lectura en el borde ascendente del reloj de lectura RCK.
Lectura Lectura restablecen RRES de señal * puntero de dirección de lectura 18 a la entrada de nivel L al puntero de dirección 18 se inicializa, la habilitación de lectura RE señal * introduce operación de lectura se inhibe en el nivel H al circuito de lectura 14 . El circuito de precarga 16 está destinado para precargar las otras líneas de datos durante la lectura de datos de una línea de datos, la señal de selección de línea de datos Y1, Y2 es en incluso direcciones de lectura de la matriz de células de memoria 2 Y1 = H, Y2 = L , Y Y1 = L e Y2 = H en el momento de la lectura de direcciones impares.
El circuito de precarga 16 también incluye un circuito para precargar la línea de datos DL 1 conectada al grupo de líneas de bit de lectura de número par en el momento del restablecimiento de lectura. Cuando no provisto de un circuito para precargar la línea de datos DL1 para números pares durante el restablecimiento de lectura, por ejemplo, recibe una señal RRES señal de reinicio de lectura * nivel L cuando se lee fuera de las células de memoria en la dirección A de número par Si las líneas de datos DL1 para numeración se encuentra en el valor de tensión correspondiente a los datos de la celda de memoria de la dirección de una, no de precarga se realiza hasta que la dirección de lectura celda de memoria 0 se selecciona después de la reposición. Si la dirección 0 de los datos es diferente de la dirección A de los datos, o el tiempo de acceso para invertir el nivel de la línea de datos DL1 se incrementa, o la capacidad parásita de la línea de datos DL1 se compara con la capacidad parásita de la línea de bit de lectura ignorado Si no es lo suficientemente grande, los datos de la celda de memoria en la dirección 0 pueden reescribirse con los datos de la celda de memoria en la dirección A. Por lo tanto, precargando la línea de datos DL 1 conectada a la línea de bit RBL 0 para la dirección 0 en el momento del reinicio, el circuito de precarga 16 puede evitar el retraso en el tiempo de acceso y la escritura errónea.
Un ejemplo del circuito de precarga 16 se muestra en la Fig. 2A, y un ejemplo del elemento de retardo 26 en el circuito de precarga 16 se muestra en la FIG. El funcionamiento del circuito de precarga 16 se muestra en (C). Las dos líneas de datos DL1 y DL2 están conectados a la fuente de energía de precarga a través del N-canal de los transistores MOS 20 y 22, la línea de datos Y2 señal de selección y Y1 al electrodo de puerta del transistor MOS 20 y 22 respectivamente Y se aplica desde el puntero de dirección de lectura 18. La línea de datos con número par DL 1 está conectada además a un suministro de potencia de precarga a través de un transistor MOS de canal N 24 que se enciende en el momento del reinicio. Un circuito lógico que incluye un elemento de retardo 26 está conectado al electrodo de puerta del transistor MOS 24 para encender el transistor MOS 24 en el momento del reinicio. Un ejemplo del elemento de retardo 26 es un circuito integrador que tiene una resistencia R y un condensador C como se muestra en la figura 2 (B).
Señal LATR introduce en el circuito con su elemento de retardo 26, entre IRRB, LATR señal es una señal producida a través de la memoria intermedia de la señal de reloj de lectura RCK, IRRB señal se muestra en la Fig. 2 (C) De esta forma, el estado de RRES * se toma en el período de la señal de reloj de lectura RCK = L, y se retiene el estado tomado en el aumento de RCK. La señal LATR se introduce en un terminal de entrada del circuito NAND 28, y la señal IRRB se introduce en el otro terminal de entrada del circuito NAND 28 a través del inversor 30. terminales de salida del circuito NAND 28 está conectada a un terminal de entrada del circuito NAND 34 a través del inversor 32, la salida del circuito NAND 28 está también inverter 36, el circuito NAND 34 a través de un circuito en serie de elementos de retardo 26 y el inversor 38 Y está conectado a la otra terminal de entrada. La señal de salida del circuito NAND 34 se convierte en una señal RPRC a través del inversor 40 y se aplica al electrodo de puerta del transistor 24 MOS de precarga en el momento del reinicio.
Como se muestra en la figura 2C, la señal de RPRC pasa a ALTO en el borde ascendente de LATR durante IRRB = L y vuelve al nivel L después de un período determinado por el elemento de retardo 26. Es una señal para seleccionar una celda de memoria de la dirección 0 de la subida del reloj de lectura RCK RWL0 señal, RBL0 pero es tiempo de funcionamiento necesario del puntero de dirección de lectura 18 hasta que el nivel H, el tiempo de retardo de la señal correspondiente al tiempo Se establece como el ancho de pulso de RPRC. Como resultado, la precarga de la línea de datos DL 1 puede completarse antes de que el circuito de lectura 14 comience a funcionar.
La figura 3 (A) muestra otra realización del circuito de precarga 16. La figura 3 (B) es un diagrama de tiempos que muestra su funcionamiento. En la Fig. 3 (A), la RCS0 señal de la señal, RWL0 para la selección de una celda de memoria de la dirección 0 se introduce en los respectivos terminales de entrada del circuito NAND 50, conectando el terminal de salida del circuito NAND 50 a un terminal de entrada del circuito NAND 52 Ha sido hecho. Se introduce una señal LATR en el otro terminal de entrada del circuito NAND 52, y se introduce una señal IRRB en otro terminal de entrada del circuito NAND 52 a través del inversor 54. La señal de salida del circuito NAND 52 se convierte en la señal RPRC 2 a través del inversor 56 y se aplica al electrodo de puerta del transistor 24 MOS de precarga en el momento del restablecimiento.
Las señales RCK, RRES *, LATR, IRRB son las mismas que en la realización de la FIG. Como se muestra en la Fig. 3 (B), los RRES señal de reposición de lectura * es después de la caída de la IRRB señal comienza la precarga de las líneas de datos DL1 a RPRC2 ha resucitado por la subida de la señal LATR durante el nivel L. Señal RCS0, RWL0 para seleccionar la dirección 0 de la celda de memoria, después de que los RRES señal de reposición de lectura * cae de pie, sino del aumento de la RCK señal de reloj de lectura al nivel H después de que el tiempo de operación del puntero de dirección de lectura 18, la memoria La impedancia parásita del cableado determinada por la configuración (m × n bits) de la matriz de células 2 determina el tiempo de aumento de RCS 0 y RWL 0. La impedancia parásita es causada por el propio cableado de RCS 0 y RWL 0, el cableado en el puntero de dirección de lectura 18 y el cableado en el circuito de selección de lectura de columna 10. En el aumento de RCS 0 o RWL 0, RPRC 2 cae y se completa la precarga de la línea de datos DL 1. Cuando el circuito de lectura 14 comienza a funcionar, la precarga de la línea de datos DL 1 puede finalizar.
Efecto de la invención
En la presente invención, ya que el circuito de lectura durante el restablecimiento de lectura tiene que terminar la carga previa de la línea de datos para la numeración antes de iniciar la operación, de precarga de la línea de datos incluso cuando la elección repetidamente la misma línea de datos en el momento de reposición de lectura Ha completado, no hay reducción en el tiempo de acceso. En el segundo aspecto, la precarga se puede completar con el tiempo de precarga necesario y suficiente determinado por el elemento de retardo. En el tercer aspecto, la precarga puede completarse antes de que la señal de la celda de memoria de la dirección de restablecimiento aparezca en la línea de datos.
La figura 1 es un diagrama de bloques que muestra la configuración general de una memoria de acceso en serie a la que se aplica la presente invención.
2 (A) es un diagrama de circuito que muestra un circuito de precarga en una realización, (B) es un diagrama de circuito que muestra un ejemplo de un elemento de retardo en el circuito de precarga (A), el circuito de precarga (C) es (A) FIG.
La figura 3A es un diagrama de circuito que muestra un circuito de precarga en otra realización, y la figura 3B es un diagrama de temporización que muestra su funcionamiento.
2 matriz de celdas de memoria
10 leer el circuito de selección de columna
12 Circuito de selección de línea de datos
14 circuito de lectura
16 circuito de precarga
18 Leer el puntero de dirección
26 elemento de retardo
Reclamo
Y dos líneas de datos conectadas a datos de la reivindicación matriz de células de memoria 1 en línea de columna común para la lectura secuencial al grupo línea de columna de número par y las líneas de columna de número impar cada grupo de línea de columna se clasifican en grupos, cada línea de la columna grupo y el circuito de selección de lectura en la columna para seleccionar alternativamente la conexión con las respectivas líneas de datos, y un circuito de lectura que incluye un amplificador de detección, un circuito de selección de línea de datos que conecta el lado de las líneas de datos conectados al grupo de línea de columna al circuito de lectura cuando, junto con una de las líneas de datos son precargado a las otras líneas de datos durante un período que está conectado con el grupo de línea de columna y el circuito de lectura, un circuito de precarga para precargar las líneas de datos de la banda de grupo de línea de la columna de número par en el momento de reposición de lectura Y una unidad de lectura para leer los datos en serie.
2. Dispositivo de lectura según la reivindicación 1, en el que el circuito de precarga comprende un elemento de retardo para determinar un período de precarga en el momento del restablecimiento de lectura.
La reivindicación 3 en el que el circuito de precarga está aparato de lectura según la reivindicación 1, que comprende además un circuito lógico de terminar el periodo de precarga por el y la señal de la señal de señales de selección de fila y la selección de la columna de la celda de memoria a ser seleccionada durante el restablecimiento de lectura.
Dibujo :
Application number :1997-027190
Inventors :株式会社リコー
Original Assignee :福村慶二