Método de disposición automática del dispositivo semiconductor
Descripción general
 De este modo, se realiza un método de disposición automática de un dispositivo semiconductor que mejora las características de retardo de redes críticas entre células funcionales. ] Función Se extraen redes críticas entre celdas (paso 11), se calcula la posición de inserción óptima cuando se inserta una memoria intermedia en la red crítica extraída (paso 12), y la inserción de una memoria intermedia es efectiva para mejorar el tiempo de retardo Se juzga si es válido o no (paso 13). Si se determina que la inserción de la memoria intermedia es válida, se inserta una memoria intermedia en la posición de inserción calculada en la etapa 12 (etapa 14), y se realiza el cableado entre las células funcionales (etapa 15). A continuación, se verifica la presencia o ausencia de otras redes críticas (paso 16), y si existe, el procedimiento vuelve al paso 12 y se ejecuta repetidamente el procedimiento adicional de colocación y enrutamiento del búfer. Si no existe, los cables restantes que no sean las redes críticas están cableados (paso 17).
Campo técnico
La presente invención se refiere a un método de disposición automática para un dispositivo semiconductor, y más particularmente a un método de disposición automática para un dispositivo semiconductor en el que está dispuesta una memoria intermedia en una posición de inserción óptima de la red crítica al mejorar la característica de retardo de una red crítica existente entre células funcionales.
Antecedentes de la técnica
Convencionalmente, como método de disposición automática en un dispositivo semiconductor, se ha propuesto un método de cableado en el que se inserta una memoria intermedia en la red crítica para optimizar la posición de inserción de la memoria intermedia a fin de reducir la cantidad de retraso en la red crítica en el cableado . Por ejemplo, en la publicación de patente japonesa abierta a consulta por el público n.º 4 23347 y en la publicación de patente japonesa abierta a consulta por el público n.º 282772, se describe el método de cableado de la misma. En lo sucesivo, con referencia a la figura 3, se describirán los puntos principales de los contenidos de la publicación de patente japonesa no examinada anteriormente mencionada n. ° 4 23347.
En las figuras 4 (a) y 4 (b), se supone que, después de la colocación automática o el cableado en el diseño del dispositivo semiconductor, se supone que la célula funcional 1 y la célula funcional 2 son redes críticas, y la memoria intermedia 3 se inserta entre ellas . En este caso, la cantidad de retraso causado por el cableado aumenta en proporción al cuadrado de la longitud del cableado. Sin embargo, de acuerdo con la propuesta de la Publicación de Patente no examinada japonesa número 23347/1994, la longitud de cableado L entre la célula de función 1 y la célula de función 2 Se supone que es constante, cuando la longitud de cableado L1 de la red crítica entre la celda funcional 1 y la memoria intermedia 3 está dentro de un cierto rango de longitud, la memoria intermedia 3 se divide en la celda de función 1 y la celda de función 2, la cantidad de retardo total en la red crítica entre la célula de función 1 y la célula de función 2 se puede reducir como resultado. Es decir, la longitud de cableado L10 entre la célula de función 1 y la memoria intermedia 3 en la figura 4 (a) y la longitud de cableado L11 entre la célula de función 1 y la memoria intermedia 3 en la figura 4 (b) se seleccionan adecuadamente, 3 se inserta en una posición que corresponde a la longitud del cableado dentro del rango de las longitudes de cableado L10 y L11, de modo que la posición de inserción óptima de la memoria intermedia 3 se puede obtener al reducir la cantidad de retardo de la red crítica .
Además, la figura 3 muestra la característica de retardo 4 cuando una memoria intermedia no se inserta entre redes críticas y la característica de retardo 5 cuando se inserta una memoria intermedia. En la figura 3, el eje horizontal muestra la longitud del cableado y el eje vertical muestra la cantidad de retardo, y la diferencia en la cantidad de retardo entre el punto A y el punto B en la característica de retardo 5 cuando el tampón está insertado está dentro del tampón 3 Depende de la cantidad de retraso.
Tarea de solución
En el método de disposición de dispositivo de semiconductor convencional descrito anteriormente, se supone que la cantidad de retardo entre las redes críticas se puede reducir insertando la memoria intermedia en una posición dentro de un cierto rango entre las redes críticas. En el caso del método, hay un cierto ancho en la posición de inserción del buffer, bajo la influencia de la resistencia de salida y la capacitancia de entrada en la celda de función y el buffer, la cantidad de retardo interno del buffer, la resistencia por unidad de longitud en el cableado y la capacidad, etc. , Existe la desventaja de que la memoria intermedia no siempre está dispuesta en la posición de inserción óptima entre las redes críticas. La desventaja de que la posición óptima de inserción de este tampón no puede obtenerse necesariamente es la misma en el caso de la propuesta propuesta en la solicitud de patente japonesa abierta a inspección pública número 4 282 772 antes mencionada.
Sumario de la invención Es un objeto de la presente invención proporcionar un método para reducir la cantidad de retardo de una red crítica cuando se inserta una memoria intermedia en una red crítica después de la colocación y el encaminamiento en un dispositivo semiconductor, Es un objeto de la presente invención realizar un método para disponer automáticamente un dispositivo semiconductor capaz de realizar la colocación y el enrutamiento estableciendo claramente la posición óptima de inserción del amortiguador teniendo en cuenta los factores del circuito.
Solución
Un método de disposición automática de un dispositivo semiconductor según la presente invención es un método de disposición automática para disponer y disponer automáticamente células funcionales en un dispositivo semiconductor, caracterizado porque después de disponer o cablear las celdas funcionales, al menos una o más Una red crítica y un elemento de circuito de retardo causado por el buffer como parámetros y calcula una disposición de inserción óptima de un buffer que tiene la cantidad de retraso de la red crítica como valor mínimo, Y el buffer está dispuesto en el buffer.
Al calcular la posición de inserción óptima del buffer, el valor de resistencia del cableado y el valor de capacitancia de cableado de la red crítica, el valor de resistencia de salida de la celda de función y el buffer, el valor de capacidad de entrada de la celda de función y el buffer, Y un valor constante de variación de circuito real que incluye la cantidad de retardo interno peculiar del búfer como parámetro y calcula la posición de inserción óptima del búfer que minimiza la cantidad de retardo de la red crítica mediante análisis matemático, Cuando se calcula matemáticamente analíticamente la posición de inserción óptima del tampón, se puede obtener la disposición de inserción óptima del tampón mediante el siguiente procedimiento.
(1) una variación real del circuito incluyendo un valor de resistencia de cableado y capacitancia de la red crítica, un valor de resistencia de salida de la celda funcional y el buffer, un valor de capacitancia de entrada de la celda de función y el buffer, y una cantidad interna de retardo propia del buffer Usando el valor constante como parámetro, se calcula la cantidad de retardo T de la red crítica.
(2) Iguale el coeficiente diferencial según la longitud de cable Li (i es el número de búferes de inserción) de la celda de función de la cantidad de retardo T a 0, y establezca la posición de inserción del burbujeo correspondiente al valor más bajo de la cantidad de retardo T como Como la longitud de cableado Li de la celda de función.
(3) Calcule la cantidad de retardo Tmin de la red crítica correspondiente a la longitud de cableado Li y compare y verifique el valor de Tmin con el valor de la cantidad de retardo Ta de la red crítica en el caso de no insertar el búfer, y Ta Tmin> 0 , El buffer está dispuesto en la posición Li.
A continuación, la presente invención se describirá con referencia a los dibujos.
La figura 2 es un diagrama de bloques que muestra un estado en el que se coloca una memoria intermedia 3 en una red crítica entre una célula funcional 1 y una célula funcional 2 en un dispositivo semiconductor al que se aplica una realización de la presente invención. En lo sucesivo, con referencia a la figura 2, se describirá un método para determinar la posición de inserción óptima de la memoria intermedia 3.
En la figura 2, cuando el cableado entre la célula funcional 1 y la célula funcional 2 es una red crítica en un estado en el que finaliza la colocación inicial en el dispositivo semiconductor, se muestra un estado en el que se inserta una memoria intermedia 3 en la red crítica . Aquí, en el caso en que la longitud L del cableado de la red crítica se divide en L1 y L1, suponiendo que la cantidad de retardo desde la salida de la celda de función 1 a la entrada de la celda de función 2 a través del buffer 3 es T , La cantidad de retraso T viene dada por la siguiente ecuación.
T = R1 (C0 L1 / 2 + C3) + R0 C0 L1 2/2 + T3
+ R3 {C0 (L L1) / 2 + C2} + R0 C0 (L L1) 2
............................... (1)
R1 y R2 son las resistencias de salida de la celda de función 1 y la memoria intermedia 3, C2 y C3 son las capacidades de entrada de la celda de función 2 y la memoria intermedia 3 respectivamente, T3 es la cantidad interna de retardo de la memoria tampón 3, C0 y R0 son La capacidad por unidad de longitud del cableado y la resistencia, respectivamente. Cuando la cantidad de retardo T de acuerdo con la ecuación anterior se diferencia por la longitud de cableado L1 para que sea igual a 0, la longitud de cableado L1 con la cantidad de retardo T como el valor mínimo se obtiene mediante la siguiente expresión.
L1 = L / 2 (R1 R2) / 4R0 ... (2)
Por lo tanto, considerando la inserción del buffer 3 en la red crítica, insertando el buffer 3 en la posición de la longitud de cableado L1 obtenida por la expresión anterior (2) o insertando el buffer 3, la cantidad de retraso en la red crítica El valor mínimo de T se puede obtener. Aquí, suponiendo que la cantidad de retardo en el caso en el que la memoria intermedia 3 no está insertada es T ', la cantidad de retardo T' viene dada por la siguiente ecuación.
T '= R 1 (C 0 L / 2 + C 2) + C 0 R 0 ... (3)
A partir de las ecuaciones anteriores (1), (2) y (3), la diferencia entre la cantidad de retardo T cuando se inserta la memoria intermedia 3 y la cantidad de retardo T 'cuando no se inserta, ΔT = T' 0, es decir, cuando se cumple la siguiente ecuación (4), el tiempo de retardo en la red crítica se puede mejorar insertando el búfer 3.
Δ T = T 'T> 0 ... (4)
En ese momento, reduciendo aún más el valor de la resistencia de salida R3 de la memoria intermedia 3, es posible mejorar aún más la cantidad de retardo en la red crítica. Además, incluso en el caso en que la longitud del cableado entre celdas funcionales es larga y se mejora el tiempo de retardo al insertar dos o más búfers de forma correspondiente, la cantidad de retardo en la red crítica Es posible insertar un buffer en una posición que minimice T.
A continuación, se describirá un método de disposición automática de un dispositivo semiconductor de acuerdo con la presente invención. La figura 1 es un diagrama de flujo que muestra un procedimiento de colocación y enrutamiento de acuerdo con una realización del método de disposición automática de la presente invención en la colocación o cableado inicial de un dispositivo semiconductor. Después de la colocación inicial o el cableado del dispositivo semiconductor, se extrae en primer lugar una red crítica entre células funcionales (paso 11). Cálculo de la posición de inserción óptima de la memoria intermedia incluyendo el tamaño, el número de etapas, la capacidad de conducción (resistencia de salida) y similares en el momento de insertar la memoria intermedia con respecto a la red crítica extraída (las ecuaciones anteriores (1) y (3) (Paso 12). A continuación, se juzga si la inserción o no de un búfer en la red crítica es efectiva para mejorar el tiempo de demora de la red crítica (consulte la ecuación (4) anterior), y si se considera que es válida , El proceso continúa con el paso 14. Cuando se determina que no es válido, el proceso pasa al paso 16 (paso 13). En la etapa 13, si se determina que la inserción de la memoria tampón es eficaz para mejorar el tiempo de retardo de la red crítica, se inserta una memoria intermedia y se dispone en la posición de inserción óptima en la red crítica calculada en la etapa 12 (etapa 14) , Se realiza el cableado entre las celdas de función correspondientes (paso 15). A continuación, en el dispositivo semiconductor, se comprueba si hay una ruta correspondiente a otra red crítica o no (paso 16). El procedimiento del paso 16 es el mismo que en el paso 13, Esto es lo mismo también en el caso donde se determina que no es efectivo para mejorar el tiempo de demora de Si existe otra red crítica y se extrae en el paso 16, el proceso vuelve al paso 12, y el procedimiento adicional de colocación y enrutamiento del búfer después del paso 12 en la red crítica se ejecuta repetidamente. Si no hay otra red crítica en el paso 16, los cables restantes que no sean las redes críticas están cableados (paso 17), y el proceso de disposición del dispositivo semiconductor ha terminado.
De esta manera, en el método de disposición automática que incluye la disposición y el cableado en el dispositivo semiconductor, se extrae la red crítica existente entre las celdas funcionales, se obtiene la posición de inserción óptima para insertar la memoria intermedia en la red crítica, Al insertar el buffer después de verificar la validez, las características de retraso de todas las redes críticas en el dispositivo semiconductor se mejoran notablemente.
Efecto de la invención
Como se describió anteriormente, de acuerdo con la presente invención, después de la colocación inicial o el cableado en el momento del diseño de un dispositivo semiconductor, se extrae una red crítica existente entre celdas funcionales y se confirma la validez de un búfer insertado en la red crítica. Determinando la posición de inserción óptima de la red crítica y verificando la validez de la posición de inserción y colocando la memoria intermedia en la posición de inserción, las características de retardo en todas las redes críticas existentes en el dispositivo semiconductor se comparan con el método convencional Se puede mejorar notablemente en comparación con el método convencional.
La figura 1 es una vista que muestra un diagrama de flujo en una realización de un método para el diseño automático de un dispositivo semiconductor de la presente invención.
La figura 2 es un diagrama de bloques entre celdas de funciones que muestra una posición de inserción de búfer de un dispositivo semiconductor.
La figura 3 es una vista que muestra las características de retardo en un caso en el que se inserta una memoria intermedia y no se inserta en una red crítica de un dispositivo semiconductor.
La figura 4 es un diagrama de bloques entre células de función que muestra una posición de inserción de memoria intermedia de un dispositivo semiconductor de acuerdo con un ejemplo convencional.
1/2 célula de función
3 buffer
Características de retardo cuando 4 buffers no están insertados
5 Características de retardo cuando se inserta el búfer
11 17 pasos
L, L1, L10, L11 longitud de cableado
Reclamo
Reivindicaciones: 1. Se trata de un método de disposición automática para organizar y organizar automáticamente celdas funcionales en un dispositivo semiconductor, que comprende los pasos de: cuando se inserta al menos un búfer en una red crítica entre celdas funcionales después de la disposición o cableado de celdas funcionales, Calcule una disposición de inserción óptima de una memoria intermedia con la cantidad de retardo de la red crítica como un valor mínimo con los elementos del circuito de retardo causados ​​por la celda de función, la red crítica y la memoria intermedia como parámetros, y organice la memoria intermedia en la posición calculada Una característica del método de diseño automático para dispositivos semiconductores.
2. Método según la reivindicación 1, en el que calcular y encontrar una posición de inserción óptima de la memoria tampón, un valor de resistencia de cableado y un valor de capacitancia de cableado de la red crítica, un valor de resistencia de salida de la célula de función y la memoria intermedia, un valor de capacitancia de entrada , Y un valor constante de variación de circuito real que incluye una cantidad de retardo interna peculiar del búfer como parámetro para calcular una posición de inserción óptima de un búfer que minimiza la cantidad de retardo de la red crítica mediante análisis matemáticos El método de disposición automática para un dispositivo semiconductor según el artículo 1.
3. El método de disposición automática para un dispositivo semiconductor según la reivindicación 2, en el que, cuando se calcula matemáticamente analíticamente la posición de inserción óptima de la memoria tampón, se obtiene una disposición de inserción óptima de la memoria tampón mediante el siguiente procedimiento. (1) una variación real del circuito incluyendo un valor de resistencia de cableado y capacitancia de la red crítica, un valor de resistencia de salida de la celda funcional y el buffer, un valor de capacitancia de entrada de la celda de función y el buffer, y una cantidad interna de retardo propia del buffer Usando el valor constante como parámetro, se calcula la cantidad de retardo T de la red crítica. (2) Iguale el coeficiente diferencial según la longitud de cable Li (i es el número de búferes de inserción) de la celda de función de la cantidad de retardo T a 0, y establezca la posición de inserción del búfer correspondiente al valor más bajo de la cantidad de retardo T en Como la longitud de cableado Li de la celda de función. (3) Calcule la cantidad de retardo Tmin de la red crítica correspondiente a la longitud de cableado Li y compare y verifique el valor de Tmin con el valor de la cantidad de retardo Ta de la red crítica en el caso de no insertar el búfer, y Ta Tmin> 0 , El buffer está dispuesto en la posición Li.
Dibujo :
Application number :1997-017875
Inventors :日本電気株式会社
Original Assignee :箕輪政幸