Un circuito para verificar la consistencia de la información contenida en un circuito integrado
Descripción general
 Se proporciona un circuito de inspección (D 1, D 2, D 3) para probar la consistencia de la información incluida en un circuito de almacenamiento de información en un circuito integrado. ] El circuito de prueba tiene un circuito de referencia que tiene la misma estructura que el circuito de memoria y contiene información complementaria entre sí y una información complementaria de la información leída desde el circuito de referencia. Y un circuito para detectar un fenómeno de perturbación que causa incoherencia en el circuito.
Campo técnico
La presente invención se refiere a un circuito para verificar la consistencia de la información contenida en un circuito de memoria de un circuito integrado semiconductor, tal como un registro o una memoria. La invención es particularmente aplicable a circuitos de seguridad, por ejemplo, circuitos para gestionar transacciones de margen.
Antecedentes de la técnica
Con frecuencia, se proporcionan detectores para descubrir condiciones anormales del uso de circuitos integrados que den lugar a la degradación del funcionamiento de los circuitos integrados. Su circuito, un circuito para detectar una baja tensión de fuente de alimentación del circuito integrado, un circuito para detectar una tensión de alimentación de alta potencia del circuito integrado, tal como un detector de temperatura, hay varios circuitos para el procesamiento por delante aura de previamente identificado anomalía . Sin embargo, estos detectores sólo se les permite la discriminación preespecificaron augurio anormales de funcionamiento del circuito electrónico, la exposición ondas electromagnéticas, rayos X, existe una desventaja de ignorar el fenómeno no ha sido identificado previamente, tales como la inversión de polaridad de la fuente de alimentación. Por lo tanto, a menos que se reciba un fenómeno de perturbación identificado con antelación, incluso si la información contenida en el circuito integrado cambia debido a un fenómeno distinto de los precursores anormales previamente identificados y se degrada, se considera que el circuito integrado funciona normalmente Solo puedo hacerlo
Resolviendo el problema anterior comprobando la integridad de la información contenida en el circuito de memoria del circuito integrado que puede estar sujeto a diversos fenómenos no identificados que pueden dañar el funcionamiento normal del circuito integrado Como un objeto de la presente invención.
Medios para resolver el problema
De acuerdo con la presente invención, un circuito de referencia para almacenar información complementaria entre sí con la misma estructura que el circuito de memoria está unido al circuito de memoria, se inspecciona la complementariedad de la información almacenada, Detecta todos los fenómenos de perturbación que causan coincidencia.
Específicamente, de acuerdo con la presente invención, se pretende proporcionar un circuito para verificar la consistencia de la información contenida en un circuito de memoria de un circuito integrado semiconductor. El circuito de prueba según la presente invención comprende un circuito de referencia que tiene la misma estructura que el circuito de memoria y que almacena información complementaria entre sí, un circuito de referencia para inspeccionar la complementariedad de la información, Y un circuito para detectar un fenómeno de perturbación.
En el caso de ser aplicado a un circuito de memoria, el circuito de referencia tiene una matriz de memoria compuesta por al menos dos celdas y un circuito de lectura que lee la información leída en un circuito para verificar la complementariedad de la información Enviar Los diversos elementos del circuito de referencia son del mismo tipo de elementos correspondientes del circuito de memoria.
Además, en el caso donde la presente invención se aplica a un circuito de memoria que incluye un elemento que tiene un condensador cuyo extremo está conectado a un nodo para bucles de inversores conectados en serie, el circuito de referencia mencionado anteriormente comprende al menos dos elementos del mismo tipo, La complementariedad de la información contenida en esos elementos del circuito de referencia se proporciona entre la primera tensión de alimentación y un extremo del condensador conectado al nodo de bucle o entre la segunda tensión de alimentación y el nodo de bucle Puede inspeccionarse conectando transistores de carga en serie con un extremo.
La presente invención se refiere además a un circuito integrado que tiene una pluralidad de circuitos de almacenamiento. De acuerdo con la presente invención, un circuito de verificación para la coherencia de los elementos de información está unido a cada uno de la pluralidad de circuitos de almacenamiento.
Ejemplos
La figura 1 ilustra la arquitectura de un circuito integrado. El circuito integrado ilustrado incluye un microprocesador μP, un registro de desplazamiento RD, una memoria M y un registro de retención RM para contener datos en el bus de datos BD, y recibe el elemento de información del registro de retención RM, bus de direcciones ADR Está conectado a varios elementos en el circuito integrado. De acuerdo con la presente invención, un circuito integrado comprende un circuito de prueba para verificar la integridad de los elementos de información contenidos en los diversos circuitos de almacenamiento en el circuito integrado.
En el ejemplo ilustrado, se proporciona un primer circuito de verificación D1 para verificar la consistencia de los elementos de información incluidos en la memoria M, un segundo circuito de verificación D2 para verificar la consistencia de los elementos de información incluidos en el registro de desplazamiento RD. Y un tercer circuito de prueba D3 para verificar la consistencia de los elementos de información contenidos en el registro de retención RM. Un circuito de inspección para verificar la consistencia de los elementos de información emite señales de salida s 1, s 2 y s 3 que indican información sobre la consistencia de la información incluida en el circuito de almacenamiento correspondiente. Estas señales de salida s 1, s 2, s 3 se envían a un circuito para gestionar las anomalías que pueden ocurrir en el microprocesador ilustrado. El circuito de gestión de fallos, por ejemplo, emite una señal de bloqueo HLT a varios circuitos en el circuito integrado.
Como se muestra en el diagrama esquemático de la figura 2, cada circuito de comprobación de coherencia comprende un circuito de referencia 1 y un circuito de control 2. El circuito de referencia 1 tiene la misma configuración que el circuito de memoria correspondiente, e incluye información complementaria (mutuamente invertida) tal como '0' y '1', como se muestra en el dibujo. El circuito de referencia 1 emite estos elementos de información al circuito de control 2 que verifica la complementariedad de los elementos de información y emite una lógica que indica información sobre la coherencia de la información contenida en el circuito de almacenamiento correspondiente. Señal de salida de estado si (por ejemplo, s1, s2, s3).
Preferiblemente, el circuito de referencia tiene dos elementos de memoria del mismo tipo de elementos de memoria del circuito de memoria. Uno de los dos elementos de almacenamiento contiene información '0', y el otro de los dos elementos de almacenamiento contiene información '1'.
La figura 3 muestra un ejemplo en el que la presente invención se aplica a una memoria. El circuito de memoria generalmente incluye una matriz 3 de celdas de memoria para almacenar elementos de información dispuestos en una matriz de n filas y columnas P y una fila seleccionada de n filas bajo el control de un bus de direcciones ADR Un descodificador de columna 5 que está controlado por un ADR de bus de direcciones para seleccionar una o más columnas de las p columnas, un decodificador de columnas 5 dispuesto al final de cada fila y que suministra elementos de datos para escribir en las celdas de memoria, Y un circuito de escritura / lectura 6 que tiene una función de transferir el elemento de datos de lectura a la salida.
El circuito de escritura / lectura tiene una complejidad que varía con la naturaleza de la celda de memoria y la velocidad de la celda de memoria. Por ejemplo, en el caso de una celda de RAM estática basada en un circuito biestable, el circuito de escritura / lectura se construye simplemente a partir de un interruptor de acceso que establece el circuito biestable en un nuevo estado y lee el estado almacenado.
En el caso de una memoria programable de solo lectura, el circuito de escritura / lectura incluye un circuito de precarga, un amplificador, un comparador para hacer coincidir la cantidad de carga almacenada en la celda de memoria con una variable eléctrica (como corriente o voltaje) , Que compara sus variables eléctricas con un umbral y emite la información lógica correspondiente. Aquí, debe entenderse que el término 'elemento de información' significa un elemento de datos binarios '0' o '1' que corresponde a un estado lógico alto o a un estado lógico bajo.
En el caso de una celda de memoria dinámica, el circuito de escritura / lectura incluye además un circuito de actualización de datos. Además del circuito interno descrito anteriormente, el circuito de memoria también tiene un circuito de control 7 para gestionar los intercambios de datos entre el exterior y la memoria. En el caso de una memoria asíncrona, el circuito de control 7 recibe la señal de control de selección de circuito / CS y la señal de habilitación de escritura / WE para habilitar adecuadamente el circuito de escritura / lectura 6, o cuando no está seleccionado Toda la memoria se pone en estado de espera y se minimiza el consumo de energía.
El circuito de referencia 9 del circuito de verificación de la integridad de la información incluido en el circuito de memoria incluye una matriz de memoria 10 compuesta por celdas de referencia C1 y C2 que incluyen información complementaria entre sí y un circuito de lectura / escritura correspondiente 11 Es preferible El circuito de escritura / lectura 11 puede escribir información complementaria a la celda de referencia. Según el tipo de memoria, la escritura se realiza preferentemente solo una vez en el momento de la fabricación, por ejemplo en el caso de una memoria no volátil, y en el caso de una memoria volátil, cada vez que se suministra potencia al circuito integrado, una etapa de inicialización Se hace solo una vez.
El circuito de escritura / lectura 11 suministra además la información leída desde la celda de referencia al circuito de control 12 de manera que el circuito de control 12 puede verificar la complementariedad de la información. Los componentes del circuito de referencia son del mismo tipo que los componentes del circuito de memoria correspondiente.
El circuito de referencia comprende además un circuito lógico de control 13 para seleccionar una celda de referencia en un modo de escritura o un modo de lectura según la misma secuencia con la secuencia del circuito de memoria (velocidad de acceso y temporización de acceso). De acuerdo con la secuencia descrita anteriormente, la complementariedad de los elementos de información se verifica a lo largo de la operación del circuito integrado mediante un acceso continuo en el modo de lectura o acceso repetido en el modo de lectura. El período de repetición de este acceso puede ser aleatorio o fijo, y está relacionado con el tiempo de acceso de lectura.
Los decodificadores de fila o decodificadores de columna específicos del circuito de referencia ya no son necesarios a menos que se pretenda el control por múltiples pares de celdas. En el caso del control con esta pluralidad de pares de células, el circuito de referencia comprende varios pares de células que contienen información complementaria entre sí para cada par. En el ejemplo más simple donde las dos celdas de referencia están dispuestas en dos filas en una única fila idéntica, el circuito lógico de control 13 tiene un circuito de puerta que gestiona directamente las líneas de bit y conecta las columnas al circuito de escritura / lectura 11 Está controlado por el circuito lógico de control 13.
En el ejemplo más preferido del circuito de referencia, tiene dos elementos de almacenamiento C 1 y C 2, y el circuito de control comprende una puerta NOR exclusiva 12. La puerta NOR exclusiva 12 emite '1' cuando los elementos de información son idénticos, y emite '0' cuando los elementos de información son complementarios entre sí, es decir, cuando se invierten mutuamente.
De acuerdo con la presente invención, los elementos de información mutuamente complementarios incluidos en el circuito de referencia compuesto por los mismos elementos constituyentes que el circuito de memoria pueden cambiarse de la misma manera que la información contenida en el circuito de memoria. De hecho, la información leída es una función de la información realmente escrita en las celdas de la memoria, y en algunos casos es una función de las características del circuito de lectura. El estado de funcionamiento anormal afecta realmente el resultado de lectura y, por ejemplo, al cambiar realmente el umbral de inversión del inversor, en realidad afecta el resultado de lectura. Un circuito de referencia que copie toda la información de acceso a la secuencia (escritura, almacenamiento, lectura) permite detectar cualquier perturbación que afecte al circuito de memoria de varias maneras.
Cuando se aplica al registro 14 de retención capacitiva como se muestra en la figura 4, el componente 15 del registro tiene un condensador 16, un extremo del cual está conectado a una etapa que consta de inversores conectados en serie para formar un bucle Del nodo X 0. El otro extremo del condensador está conectado a la tensión lógica Vss. En el ejemplo ilustrado, la etapa de bucle comprende dos inversores 17 y 18, siendo un inversor 17 muy rápido en respuesta al cambio en el nodo X 0 y el otro inversor 18 teniendo su salida La respuesta es tan lenta que contiene la información del nodo X 0. Dichos registros se usan convencionalmente para contener los elementos de datos del bus del circuito integrado. En el ejemplo ilustrado, el bus de datos está compuesto por 8 bits D 0 D 7, el registro 14 comprende ocho elementos idénticos a los elementos constituyentes 15 como se describió anteriormente, y el nodo de la etapa de bucle conectado al condensador está conectado al bus de datos (X 0 está conectado a D 0 y X 7 está conectado a D 7).
De acuerdo con la invención, se proporciona un circuito de control para verificar la consistencia de los elementos de información. En el ejemplo ilustrado, este circuito de control comprende un circuito de referencia que comprende dos elementos de almacenamiento 19 y 20 del mismo tipo que el componente 15 del registro de retención 15. Por lo tanto, el elemento de almacenamiento 19 tiene un condensador 21, y un extremo del condensador 21 está conectado al nodo Xi de la etapa de bucle compuesto por los inversores 22 y 23 conectados en serie. El elemento de almacenamiento 20 tiene un condensador 24, y un extremo del condensador 24 está conectado a un nodo Xj de una etapa de bucle compuesta de inversores 25 y 26 conectados en serie.
De acuerdo con la invención, los elementos de almacenamiento del circuito de referencia contienen elementos de información complementarios entre sí. El circuito de referencia comprende preferiblemente medios para establecer uno de los elementos de almacenamiento en '1' y el otro en '0'. Para este fin, un transistor de carga T1 está conectado entre el primer voltaje lógico (Vcc) y un extremo del condensador 21 conectado al nodo de bucle Xi para el primer elemento de memoria 19, y el El otro extremo está conectado a la segunda tensión lógica. Para el primer elemento de memoria 20, el transistor de carga T2 está conectado entre la segunda tensión lógica (Vss) y un extremo del condensador 24 conectado al nodo de bucle Xj, y además del condensador 24 End está conectado a un primer voltaje lógico.
Después de la fuente de alimentación del circuito integrado está activada, las señales de control SC1 y SC2 son los transistores T1 y T2, la realización respectivamente estado, la tensión de la primera tensión de lógica se aplica a la Xi nodo, una segunda tensión de lógica en el Xj nodo Respectivamente Cuando la primera tensión lógica es igual a la tensión de alimentación lógica positiva (Vcc) del circuito integrado y la segunda tensión lógica es igual a la tensión de alimentación lógica cero (Vss) del circuito integrado, el estado lógico '1 'Se obtiene y se obtiene un estado lógico' 0 'en el nodo Xj, y estos estados lógicos se mantienen por etapas respectivas de los bucles de los inversores conectados en serie. El elemento de memoria puede leer directamente la información almacenada. Por lo tanto, el circuito de control está conectado a los nodos de bucle Xi y Xj del elemento de almacenamiento. En el ejemplo ilustrado, el circuito de control es una puerta NOR exclusiva 27 cuya puerta exclusiva NOR 27 emite una señal de resultado de prueba.
De aquí en adelante, se supone que la primera tensión lógica es Vcc y la segunda tensión lógica es Vss. En este caso, preferiblemente, el transistor T1 es un transistor de tipo P (P-canal en el caso de transistores MOS, tipo PNP en el caso de un transistor bipolar), está controlado por un componentes de la señal de restablecimiento del circuito integrado. Por otro lado, el transistor T2 es un tipo N transistor (canal N en el caso de transistores MOS, tipo NPN en el caso de un transistor bipolar), está habilitado por la señal invertida de la señal de reposición del circuito integrado. Por lo tanto, los transistores T1 y T2 se vuelven conductivos durante la fase de reinicio durante la cual la señal de reinicio del circuito integrado se encuentra en el estado lógico bajo.
El circuito de prueba según la presente invención puede detectar cualquier fenómeno de perturbación que afecte a la carga del condensador y al umbral de inversión del inversor en el caso de un ejemplo específico en el que un elemento de almacenamiento está constituido por un circuito capacitivo que consiste en un inversor .
La figura 5 muestra un diagrama de tiempos de las señales del elemento de memoria 15 del registro de retención 14 mostrado en la figura. En el ejemplo ilustrado, el nodo X 0 es '1', es decir, está en un nivel cercano al nivel de la tensión lógica Vcc que tiene la tensión nominal V 1. Umbral Vs del inversor, la tensión entre los terminales (aquí, Vcc Vss = Vcc) es una función de, por métodos estándar, la mitad de la tensión de la tensión terminal (en este caso, Vcc / 2 = V1 / 2) igual a Ha sido ajustado. El nodo Y 0 entre el primer y el segundo inversor está en el estado lógico '0', es decir, 0 voltios.
Si la perturbación de repente aumenta Vcc y establece Vcc a V 2, el umbral del inversor aumenta en consecuencia y se convierte en V 2/2. Como resultado, el nodo X 0, inicialmente mantenido en el mismo nivel por el segundo inversor que tiene una respuesta lenta, se vuelve más pequeño que el valor umbral del primer inversor rápido, y el primer inversor invierte el estado muy rápidamente, Salidas del estado lógico '1' al nodo Y 0. Es decir, el nodo Y 0 cambia de 0 a V 2. Por otro lado, el segundo inversor de respuesta lenta reacciona a este cambio al final de un cierto período, invierte el estado en el tiempo t 2 y emite el estado lógico '0' al nodo X 0. Por lo tanto, se convierte en un nuevo estado de equilibrio. De esta forma, dado que el nodo Xi que está en el estado lógico '1' se convierte en el estado lógico '0' y el nodo Xj que es el estado lógico '0' permanece el estado lógico '0', la puerta NOR exclusiva 27 salidas una señal de detección de un alto nivel lógico.
Si Vcc repentinamente cae repentinamente, el nodo Xj que estaba en el estado lógico '1' permanece en el estado lógico '1', y el nodo Xi que estaba en el estado lógico '0' se convierte en el estado lógico '1'. Por lo tanto, la puerta NOR 27 exclusiva emite una señal de detección de nivel lógico alto. De esta forma, el circuito de prueba según la invención puede verificar que los elementos de información de los nodos Xi y Xj sean complementarios entre sí y detectar la presencia de fenómenos de perturbación.
En términos generales, de acuerdo con la invención, cualquier fenómeno que perturbe el circuito de almacenamiento puede detectarse examinando la complementariedad de los elementos de información contenidos en el circuito de referencia. Es obvio que la perturbación solo ocurre en una dirección, moviendo el punto de equilibrio (por ejemplo en el caso de un circuito biestable o inversor) o cambiando la cantidad de carga (por ejemplo en el caso de un condensador o memoria de solo lectura) . Esto solo produce una transición unidireccional en el estado binario. Es decir, solo hay una transición de 0 a 1 o de 1 a 0, y el otro estado binario se mantiene en ese estado. Por lo tanto, la integridad del funcionamiento del circuito puede inspeccionarse proporcionando un circuito de prueba para cada circuito de memoria que tenga el circuito de referencia de la misma estructura en el circuito integrado.
Preferiblemente, el circuito de referencia se forma con la misma máscara en el lado del circuito de almacenamiento correspondiente en la disposición plana, y en presencia de un fenómeno de perturbación, el fenómeno de perturbación afecta al circuito de referencia con la misma fuerza y ​​de la misma manera Para hacer De una manera simple y efectiva, se proporcionan dos elementos de memoria como se muestra en las Figuras 3 y 4. Sin embargo, se pueden proporcionar muchos elementos de almacenamiento. Por ejemplo, es posible tener dos elementos de almacenamiento con '1' y dos elementos de almacenamiento con '0'. En este caso, el circuito de control confirma que en realidad hay dos '1' sy dos '0' s por la puerta NAND y la puerta NOR exclusiva.
Efecto de la invención
La figura 1 muestra la arquitectura general de un circuito integrado que tiene un circuito de verificación de la integridad de la información de acuerdo con la invención.
La figura 2 es un diagrama que muestra el principio de un circuito de comprobación de la coherencia de la información según la presente invención.
La figura 3 es un diagrama que muestra un ejemplo en el que se aplica un circuito de comprobación de la coherencia de la información a un circuito de memoria.
La figura 4 es un diagrama que muestra un ejemplo en el que se aplica un circuito de verificación de integridad de la información a un registro de retención capacitivo que tiene un bucle inversor.
La figura 5 es un gráfico que muestra diversas señales del registro mostrado en la figura 4.
1 circuito de referencia
2 circuito de control
3 matriz de memoria
Decodificador de 4 filas
Decodificador de 5 columnas
6 Circuito de escritura / lectura
7 circuito de control
9 circuito de referencia
10 matriz de memoria
11 Circuito de escritura / lectura
14 Hold register
19, 20 elemento de almacenamiento
Reclamo
1. Un circuito de prueba para probar la integridad de la información para un circuito de memoria que tiene un elemento de almacenamiento que incluye un condensador que tiene un extremo conectado a un voltaje lógico y el otro extremo conectado a un nodo de un circuito de un inversor conectado en serie , Un circuito de referencia que incluye información complementaria entre sí y un circuito de control para verificar la complementariedad de la información complementaria para detectar un fenómeno de perturbación que causa una falta de correspondencia de información en el circuito de almacenamiento, El circuito tiene al menos dos elementos de almacenamiento del mismo tipo que el elemento de almacenamiento del circuito de almacenamiento y la complementariedad de la información contenida en el elemento de almacenamiento del circuito de referencia es la misma que la del elemento de almacenamiento conectado al nodo del circuito Un transistor de carga está conectado en serie entre el otro extremo del condensador y la primera tensión lógica o entre el otro extremo del condensador conectado al nodo del lazo y la segunda tensión lógica. Circuito de prueba, caracterizado porque es.
2. Circuito de prueba según la reivindicación 1, en el que la conducción del transistor de carga del elemento de memoria del circuito de referencia está controlada por una señal para reiniciar el circuito.
3. Dispositivo de memoria semiconductor según la reivindicación 1, en el que el circuito de referencia tiene dos elementos de almacenamiento, y el circuito de control recibe una lectura de salida de los dos elementos de almacenamiento y emite una lógica NOR exclusiva Y el estado lógico de la señal de resultado de la prueba binaria es la información que indica la consistencia de la información del circuito de memoria correspondiente 3. El circuito de prueba de acuerdo con la reivindicación 1,
4. El aparato de acuerdo con la reivindicación 2, en el que la señal de resultado de la prueba binaria se suministra a un circuito que gestiona anormalidades y detiene el funcionamiento del circuito integrado cuando sea necesario.
5. La inspección de acuerdo con la reivindicación 4, en la que el circuito de referencia y el circuito de almacenamiento correspondiente están dispuestos en los lados uno de otro en una disposición plana y están fabricados con la misma máscara. Circuito.
6. Circuito integrado según la reivindicación 1, en el que el circuito de prueba según la reivindicación 15 se proporciona para cada uno de los circuitos de memoria en el circuito integrado.
Dibujo :
Application number :1997-017200
Inventors :エスジェーエス?トムソンミクロエレクトロニクスソシエテアノニム
Original Assignee :シルヴィーヴィダール