Etapa de salida
Descripción general
 Proporciona una etapa de salida que es estructuralmente más simple que las etapas de salida conocidas para circuitos integrados, particularmente para memorias electrónicas. ] Etapa de salida incluye una sección de entrada (1) que está adaptado para adquirir datos de entrada, una primera salida y la segunda tiene una salida y está conectado a una sección de entrada (1) circuito de retención (6), un primer inversor conectado a la segunda salida (11), y un segundo inversor conectado a la primera salida (15), el segundo inversor tercera conectado a la salida (15) un inversor (19), un circuito de retención (6) el segundo siendo impulsado por la salida y el tercer inversor (19) conectado a tierra transistores la salida de la que se conecta a la tierra (22), un primer inversor ( Y una etapa de contrafase (23) accionada por la salida del tercer inversor (19).
Campo técnico
La presente invención se refiere a una etapa de salida para circuitos integrados, en particular para memorias electrónicas con muchas salidas.
Se conocen varias etapas para la memoria electrónica. Desafortunadamente, estas etapas son a menudo bastante complejas y ocupan una gran área de silicio en los chips donde se integran.
Además, las etapas conocidas necesarias para mejorar la (ruido causando) hay una característica que incluye fenómenos inductivos / capacitivos, y reduciendo el ruido presente en la salida de la memoria y la robustez general de la etapa de salida Se cree que
Otro inconveniente de la etapa de salida conocida, una palanca de corriente, es decir, la salida está entre conmuta a '0' lógico de '1' lógico, por lo general la corriente que fluye a través de los transistores de salida dispuestos en una configuración push-pull es a menudo .
El tamaño del transistor de salida de la etapa push-pull no se puede hacer extremadamente pequeño para minimizar el ruido. Esto se debe a que es necesario seguir la especificación de la etapa de salida actual.
Por lo tanto, un objetivo de esta invención, conocida estructuralmente más simple que la etapa de salida, para circuitos integrados, en particular para proporcionar una etapa de salida para memorias electrónicas.
Dentro de este objetivo, el objeto de la invención es proporcionar una etapa de salida para circuitos integrados, en particular para memorias electrónicas, que comprende un número menor de transistores que etapas de salida conocidas.
Otro objeto de la presente invención es proporcionar una etapa de salida para circuitos integrados, en particular para memoria electrónica, que genera poco ruido.
Otro objeto de la invención es proporcionar una etapa de salida para circuitos integrados, en particular para memorias electrónicas, que reduce la suma de los impulsos de corriente de la salida de etapa.
Otro objeto de la invención es el de evitar la deformación de la señal a los tampones de la etapa, evitando así el rebote, para circuitos integrados, en particular para proporcionar una etapa de salida para memorias electrónicas.
Otro objeto de la invención reduce la variación de la corriente de carga y / o descarga de corriente en salida de la etapa, para reducir los fenómenos inductivos / capacitivos en el resultado, las líneas de salida de la etapa, por un circuito integrado, en particular electrónica Y para proporcionar una etapa de salida para la memoria.
Otro objeto de la invención es reducir el ruido generado por la conmutación de la etapa de salida push-pull, para circuitos integrados, en particular para proporcionar una etapa de salida para memorias electrónicas.
Otro objetivo es proporcionar una etapa de salida que proporcione un no acoplamiento (interacción, propagación de ruido) entre la etapa de salida y el circuito interno.
Otro objeto de la invención es proporcionar una etapa de salida para circuitos integrados, en particular para memorias electrónicas, que es bastante fiable, relativamente fácil de fabricar y de coste competitivo.
Antecedentes de la técnica
Medios para resolver el problema
Efecto de la invención
La figura 1 es un diagrama de circuito de una etapa de acuerdo con la presente invención.
La figura 2 es un diagrama de circuito mejorado de la etapa de salida de acuerdo con la invención.
Para los datos de entrada que tienen un primer nivel lógico se muestra en la Figura entrada de 3 pasos, un diagrama de una trama de la forma de onda de la tensión en los distintos nodos de la etapa de salida de acuerdo con la presente invención.
Para los datos de entrada que tienen un segundo nivel lógico se muestra en la Figura 4 de entrada de nivel, un diagrama de una trama de la forma de onda de la tensión en los distintos nodos de la etapa de salida de acuerdo con la presente invención.
La figura 5 es un gráfico de la corriente de un transistor de canal P de una etapa de contrafase.
La figura 6 es un gráfico de la corriente de un transistor de canal N de una etapa de contrafase.
1 sección de entrada
6 circuito de cierre
11 Primer inversor
Inversor de 15 segundos
19 Tercer inversor
22 Transistor de tierra
23 etapa de push-pull
Reclamo
Para la reivindicación 1 circuito integrado, en particular una etapa de salida para memorias electrónicas, que comprende: una sección de entrada que está adaptado para adquirir datos de entrada, una primera salida y una segunda salida y acoplado a dicha sección de entrada Un primer inversor conectado a la segunda salida, un segundo inversor conectado a la primera salida, un tercer inversor conectado a una salida del segundo inversor, cuando, con el segundo siendo impulsado por la salida y la tercera salida de transistor suelo es para ser conectado a la tierra del inversor del circuito de retención es accionado por una salida del primer inversor y la tercera inversor Y una etapa de push-pull.
2. La etapa de salida de acuerdo con la reivindicación 1, en la que el primer inversor y el segundo inversor son de tipo tierra virtual.
Circuiting transistor para acoplar la salida de la reivindicación 3 en el que el primer inversor a la salida de dicho segundo inversor, interpuesta entre dicha primera salida de dicho circuito de retención y dicho primer inversor un primer transistor de habilitación, que comprende además un segundo transistor que permite interpuesta entre dicha segunda salida de dicho circuito de retención y dicho segundo inversor, la etapa de salida según la reivindicación 1.
4. La etapa de salida de la reivindicación 1, en la que la sección de entrada incluye una entrada de inversión y una entrada de no inversión.
5. La etapa de salida de la reivindicación 1, en la que la sección de entrada incluye medios para muestrear la entrada.
6. Una etapa de salida según la reivindicación 4, en la que dicha entrada no inversora acciona un primer transistor conectado a tierra y dicha entrada inversora acciona un segundo transistor conectado a tierra.
7. Los medios de muestreo incluye un tercer transistor conectado en serie con dicho primer transistor, y un cuarto transistor conectado en serie a dicho segundo transistor, dicho tercer transistor y un cuarto Y el transistor de la etapa de salida es impulsado por una señal de muestreo.
8. El circuito de retención incluye un primer transistor de una primera polaridad, el primer transistor está conectado en serie a un segundo transistor de una segunda polaridad, un tercer transistor de dicha primera polaridad en el que dicho tercer transistor está conectado en serie con el cuarto transistor de la segunda polaridad, se inserta la primera salida entre el primer transistor y el segundo transistor, la la segunda salida, dicho tercer transistor y interpuesta entre el cuarto transistor, la primera salida está conectada a las puertas de la cuarta transistor del tercer transistor, 2. La etapa de salida de acuerdo con la reivindicación 1, en la que la segunda salida está conectada a una puerta del primer transistor y una puerta del segundo transistor.
9. La etapa de salida de acuerdo con la reivindicación 8, en la que el primer transistor y el tercer transistor son más lentos que el segundo transistor y el cuarto transistor.
La reivindicación 10, en el que el primer inversor incluye un primer transistor de dicha primera polaridad que está conectado en serie a la segunda transistor de la segunda polaridad, la entrada del inversor está constituida por la puerta del transistor , Y una salida está interpuesta entre dicho primer transistor y dicho segundo transistor.
11. Una etapa de salida de acuerdo con la reivindicación 10, en la que el primer transistor es más rápido que el segundo transistor.
La reivindicación 12, en el que el segundo inversor incluye un primer transistor de dicha primera polaridad que está conectado en serie a la segunda transistor de la segunda polaridad, la entrada del inversor está constituida por la puerta del transistor , Y una salida está interpuesta entre dicho primer transistor y dicho segundo transistor.
13. La etapa de salida de acuerdo con la reivindicación 12, en la que el primer transistor es más rápido que el segundo transistor.
La reivindicación 14, en el que la tercera inversor comprende un primer transistor de dicha segunda polaridad que está conectado en serie a la segunda transistor de dicha primera polaridad, la entrada del inversor está constituida por la puerta del transistor , Y una salida está interpuesta entre dicho primer transistor y dicho segundo transistor.
15. La etapa de salida de la reivindicación 14, en la que el segundo transistor es más rápido que el primer transistor.
16. La etapa de salida de la reivindicación 14, en la que el transistor conectado a tierra es más rápido que el primer transistor.
17. La etapa de salida de acuerdo con la reivindicación 1, en la que la etapa de contrafase comprende un primer transistor de la primera polaridad conectado a un segundo transistor de la segunda polaridad.
Sección de la reivindicación 18 es la carga de la puerta de la descarga y el segundo transistor de la puerta del primer transistor para realizar rápidamente durante su funcionamiento, la carga y la descarga y dicha etapa push-pull 18. La etapa de salida de acuerdo con la reivindicación 17, que comprende además:
19. La etapa de salida de la reivindicación 18, en la que la sección de carga y descarga incluye un primer condensador de descarga rápida y un segundo condensador de carga rápida.
La sección de carga y descarga reivindicaciones 20 conecta el condensador de descarga a la puerta de dicho primer transistor de dicha etapa push-pull, dicho primer transistor de la segunda polaridad, el Push-Pull etapa el condensador de descarga conectado a la puerta de dicho segundo transistor, y un segundo transistor, el primer transistor es impulsado por dicha segunda salida de dicho circuito de retención, dicho segundo transistor, dicho segundo Donde dicha etapa de salida es accionada por la salida de dicho inversor.
La reivindicación 21, en el que las secciones de carga y descarga, para la conexión de dicho condensador de descarga a la tierra, un tercer transistor de dicha segunda polaridad, que conecta dicha carga el condensador a la tensión de alimentación, la primera cuarta polaridad Y una etapa de salida, en la que el tercer transistor y el cuarto transistor son accionados por la primera salida del circuito de retención.
Dibujo :
Application number :1997-017187
Inventors :エッセ?ジ?エッセ?トムソン?ミクロエレクトロニクス?ソシエタ?ア?レスポンサビリタ?リミタータ
Original Assignee :ルイジ?パスクッチ