Decodificador de selección de línea de bits para memoria electrónica que tiene una pluralidad de líneas de bits en una pluralidad de grupos
Descripción general
 Se proporciona un decodificador de selección de línea de bits para una memoria electrónica que tiene una pluralidad de líneas de bits en una pluralidad de grupos. ] El decodificador de selección de línea de bits incluye un primer conjunto de conmutadores, cada conmutador responde a una señal de control de un conjunto de líneas de control (YM) aplicadas a cada grupo de líneas de bits (BL) Una de las líneas de bit (BL) de la FIG. Además, se proporciona un segundo conjunto de conmutadores, cada conmutador selecciona un grupo de líneas de bit (BL). que comprende además un decodificador (4) que tiene un segundo bus de entrada de las primeras líneas de control del bus de entrada (YM) (YMH) y la línea de control (YM) (YML), un bus de primera entrada (YMH) y la La línea de control YM del bus de entrada YML se dirige a uno de una pluralidad de grupos de líneas de bits BL y el decodificador 4 tiene una pluralidad de salidas, Para conducir un interruptor del conjunto.
Campo técnico
La presente invención se refiere a decodificadores de selección de línea de bit, en particular para memorias electrónicas, y a memorias electrónicas que comprenden tales decodificadores.
En la memoria electrónica a veces es necesario seleccionar una o más líneas de bits de la memoria electrónica, por ejemplo, para programarla. La solución más obvia sería encenderlo utilizando una línea de control cuando sea necesario colocar un transistor en cada una de las líneas de bits y seleccionar cada línea de bits. Como la memoria electrónica tiene una gran cantidad de líneas de bits, habrá demasiadas líneas de control para encender el transistor y la memoria electrónica ocupará una gran área de silicio que se creará en ella.
Las soluciones actuales, la línea de bits, por ejemplo, divididas en grupos que contienen 16 líneas, jerárquicamente más altos, mediante la selección de un grupo particular por una única línea de bit es activado por un solo transistor Ahí Luego, se selecciona una línea de bits particular dentro de un grupo en particular. Un ejemplo de tal configuración se muestra en la FIG.
Una única línea de control jerárquicamente alta YM 0 activa la línea de bits A 1, pero lidera el grupo GR 1 de 16 líneas. Cada una de las dieciséis líneas del grupo GR1 es activada por un transistor respectivo por las respectivas líneas de control YN0 a YN15. Cabe señalar que en el ejemplo que se muestra, hay 16 grupos GR1 a GR16 (no se muestran), por lo que hay líneas jerárquicamente más altas de control YM0 a YM15. De esta forma, se pueden crear configuraciones piramidales o de árbol en múltiples niveles jerárquicos.
Finalmente, la línea de bit seleccionada puede ser programada por el circuito de programación 2 o puede ser amplificada por el amplificador 3.
Si bien esta solución es efectiva, existen numerosas líneas de control para activar las líneas de bits. Estas líneas de control ocupan un área considerable del chip en el que están integradas, lo que es indeseable.
Por lo tanto, un objeto general de la presente invención es proporcionar un decodificador de selección de línea de bits que reduce el número de líneas de control que activan líneas de bits individuales y una memoria electrónica que incluye dicho decodificador.
Antecedentes de la técnica
Medios para resolver el problema
Efecto de la invención
La figura 1 es un diagrama eléctrico de un circuito de selección de línea de bit conocido.
La figura 2 muestra el circuito de la figura 1 de acuerdo con diferentes métodos.
La figura 3 es un diagrama que muestra otro ejemplo de un circuito de selección de línea de bit bien conocido de acuerdo con el método de la figura 2;
La figura 4 es un diagrama que muestra aún otro ejemplo de un circuito de selección de línea de bit conocido mostrado de acuerdo con el método de la figura 2;
La figura 5 es un diagrama que muestra otro ejemplo más de un circuito de selección de línea de bit conocido mostrado de acuerdo con el método de la figura 2.
La figura 6 es un diagrama de una realización del circuito de la figura 2 con un decodificador de acuerdo con la invención.
La figura 7 muestra una realización del circuito de la figura 3 con un decodificador de acuerdo con la invención.
La figura 8 muestra una realización del circuito de las figuras 4 y 5 con un decodificador de acuerdo con la invención.
La figura 9 es una vista parcial de una posible realización del decodificador de acuerdo con la invención.
La figura 10 es otra vista parcial de una posible realización del decodificador de acuerdo con la invención.
La Figura 11 es una vista parcial de otra posible realización con 112 buses de entrada de acuerdo con la presente invención.
La figura 12 es una ilustración de una realización mejorada del circuito de la figura 11;
La Figura 13 es una ilustración de una realización del circuito de la Figura 11 con tres buses de entrada.
Figura 6 ... Línea de bits BL
Línea de control YM
YMH Primer bus de entrada
YML Segundo bus de entrada
4 decodificador local
Reclamo
En la reivindicación 1 una pluralidad de grupos Un decodificador de selección de línea de bits para una memoria electrónica que tiene una pluralidad de líneas de bits incluye una pluralidad de conmutadores de la primera serie, cada conmutador se proporciona a cada grupo de líneas de bit 1 en respuesta a una señal de control del conjunto de líneas de control, la pluralidad de proporcionado para la selección de una de las líneas de bits, que comprende además una pluralidad de conmutadores de la segunda serie, cada interruptor de la pluralidad de líneas de bits , Y que comprende además un decodificador que tiene un primer bus de entrada de una línea de control y un segundo bus de entrada de una línea de control, donde dicho control de dichos primer y segundo buses de entrada La línea que se dirige a cualquiera de la pluralidad de grupos de líneas de bits, teniendo el descodificador una pluralidad de salidas, cada una de las salidas para controlar un conmutador del segundo conjunto de conmutadores. Ahí línea de bits del decodificador de selección para una memoria electrónica que tiene una pluralidad de líneas de bit a un grupo de números.
La Reivindicación 2 en la que el descodificador comprende una pluralidad de módulos, cada módulo recibe una primera entrada conectada para recibir una de dichas líneas de control de dicho segundo bus, según las líneas de control de primera bus Medios para activar una primera salida de acuerdo con una combinación de una segunda entrada conectada a dicha primera entrada y una línea de control desde dicha primera entrada y dicha segunda entrada; Y medios para activar una segunda salida de acuerdo con una combinación de una línea de control de dicha primera entrada y otra de dichas líneas de control de dicha segunda entrada.
3. El decodificador de selección de línea de bits de la reivindicación 1, en el que la salida del decodificador está conectada al segundo conjunto de conmutadores en un punto de longitud insignificante.
La reivindicación 4, en el que el descodificador comprende una pluralidad de módulos, cada módulo tiene una fuente, un desagüe conectado a una primera tensión de referencia, y una puerta accionada por un primera línea de control de dicho primer bus Un primer transistor que tiene una primera polaridad, una fuente, un drenaje conectado a un primer voltaje de referencia, y una puerta accionada por una segunda línea de control del primer autobús, Un segundo transistor que tiene una puerta conectada entre la fuente del primer transistor y la fuente del segundo transistor y que tiene una puerta accionada por una línea de control del segundo bus, Y un cuarto transistor de una segunda polaridad que tiene un tercer transistor de una primera polaridad, una fuente, un drenaje conectado a la fuente de dicho primer transistor, y una puerta, teniendo dicho módulo un frente Una primera salida conectada al drenaje del cuarto transistor, y una segunda salida conectada a una puerta de dicho cuarto transistor, y además una fuente, la fuente y el primero del segundo transistor Un quinto transistor de la segunda polaridad que tiene un drenaje conectado a la salida del segundo transistor y una puerta conectada a la primera salida, una fuente conectada a la segunda tensión de referencia, Y un sexto transistor de la segunda polaridad que incluye un drenaje conectado a la fuente del transistor y una fuente del quinto transistor y una puerta accionada por la línea de control del segundo bus, 2. El decodificador de selección de línea de bitios de acuerdo con la reivindicación 1, en el que la primera y la segunda salidas son salidas del decodificador.
La Reivindicación 5 en el que el decodificador, la primera salida y conecte la fuente del primer transistor, y la primera polaridad transistor octava que tiene una puerta conducido por un tercer voltaje de referencia, dicha Y un noveno transistor de dicha primera polaridad que conecta dicha segunda salida a dicha fuente de dicho segundo transistor y que tiene una puerta accionada por una tercera tensión de referencia. Decodificador de selección de línea.
6. El aparato según la reivindicación 1, en el que el decodificador tiene una entrada para recibir un tercer bus de una pluralidad de líneas de control, el decodificador conecta la primera salida y la segunda salida, décimo transistor de la primera polaridad que tiene una puerta accionada por línea, y conectar el drenaje de dicho sexto transistor a la fuente de dicha fuente y dicho segundo transistor de dicho cuarto transistor, Y al menos un undécimo transistor de dicha segunda polaridad que tiene una puerta accionada por dicha línea de control de dicho tercer bus.
7. El decodificador de selección de línea de bits de la reivindicación 4, que comprende además un transistor de tensión de drenaje conectado entre la primera salida y la segunda salida y que tiene una puerta accionada por una señal de tensión de drenaje.
En el que el decodificador comprende un octavo transistor de la primera polaridad que conecta la primera salida y la fuente del primer transistor y que tiene una puerta accionada por un tercer voltaje de referencia, Y un noveno transistor de dicha primera polaridad que conecta dicha segunda salida a dicha fuente de dicho segundo transistor y que tiene una puerta accionada por dicha tercera tensión de referencia. Descodificador de selección de línea de bits.
Donde el decodificador tiene una entrada para recibir un tercer bus de una pluralidad de líneas de control y el decodificador conecta la primera salida y la segunda salida y la línea de control del tercer bus décimo transistor de la primera polaridad que tiene una puerta accionada, el desagüe del sexto transistor conectado a la fuente de dicha fuente y dicho segundo transistor de dicho cuarto transistor por el Y al menos un undécimo transistor de dicha segunda polaridad que tiene una puerta accionada por dicha línea de control de un tercer bus.
En el que el decodificador comprende una pluralidad de módulos que tienen cada uno una primera entrada para recibir una de las líneas de control del primer bus y una segunda entrada para recibir una de las líneas de control del segundo bus Una puerta NOR que tiene una segunda entrada para recibir y una salida, una fuente conectada a la salida de la puerta NOR, un drenaje y una puerta accionada por una primera tensión de referencia. Un inversor que tiene una entrada conectada al drenaje del primer transistor en un nodo y una salida en un nodo, un inversor conectado entre un segundo voltaje de referencia y el nodo, Y un segundo transistor de una segunda polaridad que tiene una puerta impulsada por la salida.
11. El decodificador de selección de línea de bits de la reivindicación 10, en el que el módulo comprende un transistor de tensión de drenaje conectado entre el nodo y un tercer voltaje de referencia y que tiene una puerta accionada por una señal de tensión de drenaje.
12. El decodificador de selección de línea de bits de la reivindicación 10, en el que el número de módulos es igual al número de salidas del decodificador.
La reivindicación 13, en el que el descodificador comprende una pluralidad de módulos, el para recibir una primera entrada para cada módulo recibe la señal de control desde el primer bus de entrada, una señal de control desde el segundo bus de entrada Un primer transistor que tiene una primera polaridad y que tiene una puerta conectada a la primera tensión de referencia y que tiene una puerta accionada por una salida de la puerta NOR; Un segundo transistor de una primera polaridad que tiene una entrada conectada a la salida y una salida y que tiene una puerta conectada a la primera tensión de referencia y accionada por una salida del inversor; conectado en serie a un segundo voltaje de referencia y el primer transistor en un nodo, un tercer transistor de una segunda polaridad que tiene una puerta, dicho al segundo segundo nodo Conectados en serie a la tensión de referencia y el segundo transistor, y un cuarto transistor de dicha segunda polaridad que tiene una puerta conectada a dicho primer nodo, dicha puerta de dicho tercer transistor es la Y el segundo nodo está conectado al segundo nodo.
14. El decodificador de selección de línea de bits de la reivindicación 13, en el que el número de módulos es igual al número de salidas del decodificador.
15. El decodificador de selección de línea de bits de la reivindicación 13, en el que la puerta NOR tiene una tercera entrada para recibir una señal de tensión de drenaje.
Una memoria de la reivindicación 16 electrónico, una pluralidad de líneas de bits, y un decodificador de selección de línea de bits, el decodificador de selección de línea de bits incluye una pluralidad de conmutadores de la primera serie, cada grupo de cada conmutador de línea de bit Y para seleccionar una de una pluralidad de líneas de bits en respuesta a una señal de control de un conjunto dado de líneas de control y que comprende además un segundo conjunto de una pluralidad de conmutadores comprendiendo cada uno una pluralidad de bits Un decodificador para seleccionar un grupo de líneas y que comprende además un decodificador que tiene un primer bus de entrada de la línea de control y un segundo bus de entrada de la línea de control, La línea de control que se dirige a cualquiera de una pluralidad de grupos de líneas de bits, teniendo el decodificador una pluralidad de salidas, cada una de las salidas para controlar uno de los segundos conjuntos de conmutadores Además, Un circuito de programación conectado a la línea de bit seleccionada por el decodificador de selección de línea de bit para programar la línea de bit seleccionada y un circuito de programación conectado a la línea de bit seleccionada por el decodificador de selección de línea de bit y seleccionado Y un amplificador para amplificar la señal en la línea de bits.
Dibujo :
Application number :1997-017186
Inventors :エッセ?ジ?エッセ?トムソン?ミクロエレクトロニクス?ソシエタ?ア?レスポンサビリタ?リミタータ
Original Assignee :ルイジ?パスクッキ