Método y sistema para la verificación de reglas de diseño
Descripción general
 , Y reduce drásticamente los errores falsos que ocurren como resultado de verificar las reglas de diseño en un dispositivo de circuito integrado de semiconductores. ] De entrada de la unidad de entrada gráfica 2 los datos del patrón de la célula básica, comprueba la regla de diseño por unidad de cálculo gráfico 3, y da salida a la unidad de error gráfico de salida 4, para mostrar la cifra de circuito en la unidad de visualización 5, el diseñador La unidad de selección de pseudo error 6 extrae el pseudo error y lo almacena en la unidad de almacenamiento de pseudo error extraída. Los datos de patrón de todo el chip semiconductor se introducen desde la unidad de entrada de figura 2, la unidad de operación de gráficos 3 comprueba la regla de diseño, los datos del pseudo error almacenados en la unidad de almacenamiento de pseudo error 7 son calculados SUB por la unidad de cálculo SUB 8, Y elimina el pseudo error almacenado en la unidad 7 de almacenamiento de pseudo-error y muestra la figura del circuito en la unidad 5 de visualización.
Campo técnico
Campo técnico La presente invención se refiere a un método y sistema de verificación de reglas de diseño, y más particularmente a una técnica que es efectiva cuando se aplica para reducir pseudo errores en la verificación de reglas de diseño.
Antecedentes de la técnica
Según el estudio realizado por el presente inventor, el ancho del patrón y el intervalo de cada capa, el intervalo entre los patrones de capa intermedia, etc. se determinan a partir del límite de microfabricación del proceso de fabricación y el límite de precisión de la alineación de la máscara. Existe una regla de diseño que prescribe el valor mínimo, etc. El sistema de verificación de la regla de diseño (en lo sucesivo denominado DRC) verifica si se cumple la regla de diseño.
Además, el sistema DRC puede verificar varias reglas de diseño, preparar la función de operación gráfica básica y la función de verificación de dimensión para que pueda hacer frente al cambio de la regla de diseño, tome un método de verificación combinando estos Lo ha hecho.
Como un ejemplo detallado de este tipo de sistema DRC, está el Nikkan Kogyo Shinbun, publicado el 29 de septiembre de 1982, 'CMOS Device Handbook', Comité de Edición de CMOS Device Handbook (ed.), P 171 P 183 En la bibliografía, se describe una técnica de verificación de diseño de disposición en un dispositivo de circuito integrado semiconductor.
Tarea de solución
Sin embargo, el presente inventor ha descubierto que la verificación de la regla de diseño por el sistema DRC como se describió anteriormente tiene los siguientes problemas.
En otras palabras, cuando la dimensión de la regla de diseño es diferente entre el mismo potencial y diferente debido a la capacidad insuficiente del sistema DRC, por ejemplo, cuando los contactos tienen el mismo potencial potencial y diferente, o cuando la dimensión mínima difiere según el tipo de línea de señal, Como solo se puede verificar, lo trata como un error, se produce un llamado pseudo error.
La detección de este falso error debe realizarse manualmente mediante confirmación visual. Con la reciente tendencia hacia una mayor integración de los dispositivos de circuitos integrados de semiconductores, la detección de pseudo errores se hace grande y el problema de un aumento drástico de horas-hombre de trabajo es Ahí
Un objeto de la presente invención es proporcionar un sistema DRC que puede reducir drásticamente un pseudo error causado por una verificación de una regla de diseño en un dispositivo de circuito integrado semiconductor.
Los objetos anteriores y otros y las características novedosas de la presente invención se harán evidentes a partir de la descripción de esta especificación y los dibujos adjuntos.
Solución
El esquema de los representativos de las invenciones divulgadas en la presente solicitud se describirá brevemente de la siguiente manera.
Es decir, la regla de diseño método de la presente invención la comprobación incluye las etapas de comprobación de las reglas de diseño de los primeros datos de diseño de diseño es un datos de diseño de disposición en la célula básica de cada uno como una unidad de los datos de patrón, primero la regla de diseño se comprueba Extracción de un primer error que es un error arbitrario en los datos de diseño de disposición del chip semiconductor, que almacena los datos extraídos del primer error, los segundos datos de diseño de disposición , Se realiza una operación lógica entre el primer error almacenado y el segundo error que es un error del resultado de verificación de la regla de diseño en los segundos datos de diseño de disposición para eliminar el primer error Un paso de salida de un tercer error, un paso de salida de un circuito que incluye el tercer error Se obtiene y una etapa de visualización de la forma.
Además, en el método de verificación de la norma de diseño de la presente invención, la operación lógica realiza OR exclusiva o substracción (en lo sucesivo denominada operación SUB).
Además, en el método de comprobación de reglas de diseño de la presente invención, el primer error extraído de los primeros datos de diseño de disposición se establece como un pseudo error.
Además, el sistema de verificación de reglas de diseño de la presente invención es un sistema para verificar reglas de diseño, que introduce datos de patrones de una celda básica, que es una unidad de datos de patrones, datos de patrones y segundos datos de patrones que son datos de diseño de disposición de todo el chip semiconductor Operación gráfica significa para realizar operación aritmética en los primeros datos de patrón y los segundos datos de patrón introducidos desde los medios de entrada de figura, errores arbitrarios en los primeros datos de patrón procesados ​​por los medios de operación de figura Una selección de error significa extraer un primer error, un medio de almacenamiento para almacenar los datos del primer error extraído por los medios de selección de error y un medio de almacenamiento para almacenar datos del primer error almacenados en los medios de almacenamiento y medios de operación gráfica Y un segundo error que es un error en los datos del segundo patrón procesado y realiza una operación lógica, Una operación gráfica significa dar salida a un tercer error a partir del cual se ha eliminado un error de 1, una figura de circuito compuesta de segundos datos de patrón que incluye un tercer error operado lógicamente por los medios de operación de figura, Y visualización de medios para mostrar una figura de circuito en los segundos datos de patrón.
Según la técnica de control de reglas de diseño de la presente invención como se describió anteriormente, entre la primera entrada de datos de patrón de los medios de entrada gráficos como datos de patrón de la celda básica y los datos de segundo patrón como datos de diseño de disposición de todo el chip semiconductor, Calcula los primeros datos de patrón mediante los medios de operación de figuras, verifica la regla de diseño, extrae el primer error que es un error arbitrario de los medios de selección de errores y almacena los datos del primer error Y la operación gráfica significa que verifica la regla de diseño en los segundos datos de patrón y los medios de operación gráfica comparan los datos del primer error almacenado en los medios de almacenamiento y el segundo patrón procesado por los medios de operación de figura Con el segundo error que es un error en los datos y lo compara con la operación exclusiva O o SUB Es posible visualizar el diagrama de circuito compuesto por los datos del segundo patrón que incluye el tercer error realizando la operación lógica y emitiendo el tercer error a partir del cual el primer error ha sido eliminado por los medios de visualización, Al verificar la regla de diseño de los datos del segundo patrón, que son datos de diseño de disposición de todo el chip, es posible visualizar una figura de circuito en la que solo se elimina un error arbitrario innecesario en un corto tiempo con una configuración de circuito simple.
Además, de acuerdo con la técnica de comprobación de reglas de diseño descrita anteriormente de la presente invención, estableciendo el primer error extraído de los primeros datos de diseño de disposición como un pseudo error, un pseudo error al verificar la regla de diseño de los segundos datos de patrón Se puede reducir en gran medida, y la cantidad de pasos de trabajo y tiempo se puede reducir considerablemente.
Descripción de las realizaciones preferidas Las realizaciones de la presente invención se describirán en detalle a continuación con referencia a los dibujos.
La figura 2 es un diagrama de flujo de un sistema DRC de acuerdo con una realización de la presente invención, y la figura 3 es un diagrama de bloques de un sistema DRC de acuerdo con una realización de la presente invención. La figura 7 es un diagrama esquemático que muestra un flujo de procesamiento de datos de patrones.
En la primera realización, el sistema DRC 1 para verificar la regla de diseño en los datos de patrón de máscara en el dispositivo de circuito integrado semiconductor incluye datos de patrón (primeros datos de patrón) de una celda básica que es una unidad de datos patrón que forma un patrón de chip y semiconductor (Medios de entrada de gráficos) 2 para ingresar datos de patrones (segundos datos de patrones) que son datos de diseño de disposición de todo el chip o cada bloque funcional, y similares.
Además, el sistema DRC 1 está provisto de una unidad de cálculo gráfico (unidad de cálculo gráfico) 3 para calcular la entrada de datos de patrón desde la unidad de entrada de gráficos 2, y en la etapa posterior de la unidad de cálculo gráfico 3, Y está conectado a la unidad 4 de salida de gráfico de error que emite un error (comprobación del resultado) (segundo error).
Además, el sistema DRC 1 es, por ejemplo, se proporciona una unidad de visualización tal como una impresora o un monitor (medios de visualización) 5, el patrón de salida de error gráfico de datos y la unidad de entrada gráfico 2 es salida de la unidad de error gráfico de salida 4 Se muestran.
Además, el sistema DRC 1 está provisto de un selector de pseudo error (selector de error) 6 que selecciona y elimina solo el pseudo error (primer error) de la salida de datos de patrón de la sección de salida de la figura de error 4 Y una sección de almacenamiento de pseudo error (medios de almacenamiento) 7 para almacenar datos del pseudo error seleccionado por la sección de selección de pseudo error 6 se proporciona en la etapa posterior.
Además, el sistema DRC 1 está provisto de una unidad de computación SUB (unidad de cálculo gráfico) 8 y compara los datos almacenados en la unidad de almacenamiento pseudo error 7 con el error en los datos de patrón de la salida de chip semiconductor completa de la unidad de salida gráfica de error 4 Realice la operación SUB.
La unidad de computación SUB 8 también está conectada a la unidad de visualización 5, y se visualiza un gráfico de error calculado por computación SUB.
A continuación, se describirá la operación de la presente realización con referencia a la figura 2.
Primero, los datos de patrón de la celda básica son ingresados ​​desde la unidad de entrada de figura 2, y la unidad de operación gráfica 3 realiza el cálculo en los datos de patrón, es decir, verifica la regla de diseño y la envía a la unidad de salida de figura de error 4 (paso 101).
Entonces, la unidad 4 de salida de gráfico de error muestra los datos de patrón gráfico de circuito visualizados en la unidad 5 de visualización, muestra el gráfico de circuito en la unidad 5 de visualización, y el diseñador introduce la figura de circuito en la unidad 5 de visualización mediante la unidad 6 de selección de pseudo-error Se extrae un pseudo error basado en la figura del circuito mostrado (paso 102).
A continuación, los datos de pseudo error extraídos se almacenan en la unidad de almacenamiento de pseudo error (paso 103). Cuando se completa la extracción del pseudo error en todas las celdas básicas (paso S104), los datos de patrón de todo el chip semiconductor se introducen nuevamente desde la unidad de entrada de figura 2, y la regla de diseño se verifica mediante la unidad de cálculo de figura 3 (paso S105 )
El error en los datos de patrón del chip de semiconductor completo calculado por la unidad de operación gráfica 3 y los datos almacenados en la unidad de almacenamiento de pseudo error 7 se envían a la unidad de cálculo SUB 8, y la unidad de cálculo SUB 8 realiza el cálculo SUB, es decir, Solo se elimina el pseudo error almacenado en la unidad 7 de almacenamiento de pseudo-error (paso S106).
El error (tercer error) del cual solo se ha eliminado el pseudo error se muestra en la unidad de visualización 5 como una figura de error.
El flujo de estos procesos se describirá con referencia a la figura 3. Entre los datos de patrón de la entrada de celda básica al archivo f 1 y los datos de patrón que son los datos de diseño de disposición de todo el chip semiconductor, el pseudo error E 1 en cada celda básica s 1 sn En y almacena el pseudo error E 1 En en la base de datos gráfica de error DB.
Además, se comprueba la regla de diseño en el CD de datos que es el chip de semiconductor almacenado en el archivo f1, y los datos DD que son el resultado de verificación de la regla de diseño en el CD de datos y el pseudo error almacenados en la base de datos gráfica de error DB E1 En, se genera el diagrama de circuito PF en los datos de patrón de todo el chip de semiconductor del que solo se ha eliminado el pseudo error E1 En.
Por lo tanto, en la presente realización, cuando se comprueba la regla de diseño en los datos de patrón de todo el chip semiconductor, la unidad de cálculo SUB 8 muestra una figura cuyo pseudo error ya ha sido eliminado en cada celda básica. Es posible reducir el número de horas-hombre que acompañan la detección del pseudo-error y mejorar en gran medida la eficacia de comprobación de la regla de diseño.
Además, en la presente realización, la unidad de computación SUB 8 realiza el cálculo SUB. Sin embargo, incluso si se usa una computación aritmética (no mostrada) que realiza la computación EOR en lugar de la unidad computacional SUB 8, de manera similar, solo el pseudo error Se puede eliminar bien
Aunque la invención realizada por el presente inventor se ha descrito concretamente en base a las realizaciones, la presente invención no se limita a las realizaciones mencionadas anteriormente, y son posibles diversas modificaciones dentro del alcance que no se desvíe de su esencia. No hace falta decirlo.
Por ejemplo, en la realización anterior, solo el pseudo error es extraído y eliminado por el selector de pseudo error, pero la selección por el selector de pseudo error es realizada arbitrariamente por el diseñador, y excepto para extraer todos los pseudo errores. Cualquier pseudo error no se puede extraer o cualquier error verdadero que no sea un pseudo error también se puede extraer y eliminar al mismo tiempo.
De este modo, es posible facilitar la confirmación de la figura del circuito visualizada por la unidad de visualización, por ejemplo, mostrando solo el error en el cableado entre las celdas sin mostrar el error en cada celda.
Efecto de la invención
Los efectos obtenidos por los representativos de las invenciones reveladas por la presente solicitud se describirán brevemente de la siguiente manera.
(1) De acuerdo con la presente invención, es posible visualizar una figura de circuito en la que se eliminan errores arbitrarios en los primeros datos de patrón, de modo que los segundos datos de patrón pueden confirmarse más fácilmente.
(2) De acuerdo con la presente invención, al eliminar el pseudo error en los primeros datos de patrón y visualizar la figura, es posible visualizar la figura comprobando visualmente las horas de trabajo que acompañan a la detección del pseudo error mediante la segunda regla de diseño Puede ser reducido
(3) Además, en esta realización, la eficiencia del trabajo en la verificación de la regla de diseño puede mejorarse enormemente por los puntos (1) y (2) anteriores.
Breve descripción de los dibujos La figura 1 es un diagrama de bloques de una parte principal de un sistema DRC de acuerdo con una realización de la presente invención.
La figura 2 es un diagrama de flujo de un sistema DRC de acuerdo con una realización de la presente invención.
La figura 3 es un diagrama esquemático que muestra un flujo de proceso de datos de patrón en un sistema DRC de acuerdo con una realización de la presente invención.
1 Sistema de verificación de reglas de diseño (DRC)
2 secciones de entrada de gráficos (medios de entrada de gráficos)
3 operador gráfico (operador gráfico)
4 Sección de salida de figura de error
5 sección de visualización (medios de visualización)
6 Selector de error de pseudo (selector de error)
7 Unidad de almacenamiento de pseudo error (medio de almacenamiento)
8 unidad de cálculo SUB (unidad de operación gráfica)
archivo f1
celda básica s1 sn
E1 En pseudo error
Base de datos gráfica de errores de DB
Datos de CD
Datos de DD
Figura del circuito PF
Reclamo
1. Un método de control de reglas de diseño para verificar una regla de diseño en un diseño de disposición de un dispositivo de circuito integrado de semiconductores, que comprende los pasos de: diseñar medios de diseño de reglas para diseñar datos de diseño en cada celda básica, que es una unidad de datos de patrones. Extraer un primer error que es un error arbitrario en los primeros datos de diseño de disposición para los cuales se verifica la regla de diseño, almacenando datos del primer error extraído Comprobación de una regla de diseño en segundos datos de diseño de disposición que son datos de diseño de disposición de todo el chip de semiconductor y un error de resultado de verificación de una regla de diseño en el primer error almacenado y los datos de diseño de segundo diseño Y un segundo error El y dar salida a una tercera error retirar el primer error, el método de comprobación de regla de diseño se caracteriza por tener una etapa de visualización de la figura de circuito que incluye el tercer error.
2. El método de control de reglas de diseño de acuerdo con la reivindicación 1, en el que la operación lógica es OR exclusiva o resta.
3. El método de control de reglas de diseño de acuerdo con la reivindicación 1 o 2, en el que el primer error es un pseudo error.
Un medio de entrada de patrón para introducir datos de primer patrón que son datos de patrón de una célula básica que sirve como una unidad de datos de patrón y datos de segundo patrón que son datos de diseño de disposición de todo el chip semiconductor; Operación gráfica significa para llevar a cabo una operación aritmética sobre los primeros datos de patrón introducidos y los segundos datos de patrón; un primer error que es un error arbitrario en los primeros datos de patrón procesados ​​por los medios de operación de figura Medios de almacenamiento para almacenar los datos de dicho primer error extraídos por dichos medios de selección de errores; medios de procesamiento para procesar datos de dicho primer error y dichos medios de operación gráfica almacenados en dichos medios de almacenamiento Y un segundo error que es un error en el segundo patrón de datos que ha sido sometido a la segunda operación, Una operación gráfica significa dar salida a un tercer error a partir del cual se elimina el error de los primeros datos de error, un diagrama de circuito compuesto por los segundos datos de patrón que incluye el tercer error operado lógicamente por los medios de operación de figura, Y medios de visualización para visualizar una figura de circuito en los datos del segundo patrón procesado.
Dibujo :
Application number :1997-016646
Inventors :株式会社日立製作所
Original Assignee :松井▲隆▼、岩渕真人、本野洋輔