Método de evaluación del tiempo de retardo de propagación de la señal del circuito integrado lógico
Descripción general
 Se proporciona un método de evaluación del tiempo de propagación de la señal de manera que siempre se obtiene un tiempo de retardo de valor positivo. ] Se evalúa el tiempo de retardo de propagación de una señal en una cadena inversora que tiene una estructura en la que una pluralidad de células inversoras están conectadas entre sí a través del cableado intercelular. Para asegurar un valor positivo perezoso tiempo de evaluación TPDC de cada célula inversor, la tensión umbral Vth lógica (subida) 1 una tensión umbral de conmutación Vthc1 menor que la tensión de dichas células de inversor para aumentar la tensión en la patilla de entrada de cada celda inversor Vin1 , El voltaje de umbral lógico Vth (caída) 2 para la caída de la tensión Vin2 del pin de entrada de cada celda de inversor se establece en un voltaje mayor que el voltaje de umbral de conmutación Vthc 2 de la celda del inversor. Por otra parte, para asegurar la evaluación de los valores positivos retrasar cableado Tpdw entre las células, y la tensión de umbral lógico para el voltaje de Vin2 de los pines de entrada de la tensión de umbral lógico y la célula inversor siguiente etapa con respecto a la tensión de los pines de salida de cada célula inversor Vout1 .
Campo técnico
La presente invención se refiere a un método para evaluar el tiempo de retardo de propagación de una señal en un circuito integrado lógico.
Antecedentes de la técnica
En el diseño basado en células de circuitos integrados lógicos, el manejo de la información de retardo de cada celda es importante para realizar una simulación de temporización precisa de todo el circuito.
La figura 1 muestra un ejemplo de una cadena inversora que tiene una estructura en la que una pluralidad de células inversoras están conectadas entre sí a través del cableado entre células en un cierto circuito integrado lógico. En la figura 1, se muestran dos celdas de inversor (celdas de inversor primera y segunda) 11 y 12 y tres cableados 13 entre celdas. La primera celda 11 de inversor tiene un pin de entrada y un pin de salida y está configurada de modo que el voltaje Vout 1 del pin de salida comienza a cambiar cuando el voltaje Vin 1 del pin de entrada casi alcanza el voltaje umbral de conmutación Vthc 1. La segunda célula inversor 12 tiene un pin de entrada conectado a los pines de salida de la primera celda del inversor 11 a través del cableado entre células 13, y un pin de salida, y la tensión de la patilla de entrada Vin2 que casi se ha alcanzado la tensión de umbral de conmutación Vthc2 Y el voltaje del pin de salida comienza a cambiar a veces.
La figura 2 muestra una curva característica de entrada / salida de CC de la primera célula inversora 11. Cambio de tensión de umbral de la primera célula inversor 11 Vthc1 se define como la tensión de Vout1 de la tensión de Vin1 o los pines de salida del pin de entrada cuando el en la curva característica de DC y la tensión de la tensión de Vin1 y las clavijas de salida de los pines de entrada Vout1 igual . Por lo tanto, cuando la tensión Vin 1 del pin de entrada casi alcanza la tensión umbral de conmutación Vthc 1, se encuentra que el voltaje Vout 1 del pin de salida comienza a cambiar. La tensión umbral de conmutación Vthc 2 de la segunda célula inversora 12 también se define de manera similar. Es habitual que la tensión umbral de conmutación Vthc1 de la primera célula inversora 11 y la tensión umbral de conmutación Vthc2 de la segunda célula inversora 12 sean diferentes entre sí.
Convencionalmente, el tiempo de retardo de propagación de una señal en un circuito lógico integrado se evaluó usando un valor promedio de una pluralidad de voltajes de umbral de conmutación, es decir, un voltaje de umbral lógico promedio Vthu. En el ejemplo de la Fig. 1, se supone emplear conmutación de tensión de umbral Vthc1 de la primera célula del inversor 11 y el valor medio de la tensión de umbral de conmutación Vthc2 la segunda celda inversor 12 como un voltaje medio umbral lógico Vthu. La media de este tiempo, para la señal ascendente, el voltaje de Vin1 de los pines de entrada de la primera celda del inversor 11 y la tensión de umbral lógico media la tensión de salida del pin Vout1 de la primera célula inversor 11 desde el momento de llegar a la Vthu y desciende aumento evalúa el tiempo hasta alcanzar la tensión de umbral lógico Vthu como el tiempo de retardo TPDC de la primera célula del inversor 11, a partir del tiempo cuando la tensión de Vout1 de los pines de salida de la primera celda inversor 11 alcanza la tensión de umbral lógico promedio Vthu desciende segundo voltaje de Vin2 de la clavija de entrada de la celda inversor 12 se baja para evaluar el tiempo hasta alcanzar la tensión media umbral lógico Vthu como el tiempo de retardo de cableado entre células Tpdw 13, entre más demora TPDC y la célula de la primera célula inversor 11 Y el tiempo de retardo Tpdw del cableado 13 en la ruta desde el pin de entrada de la primera celda inversora 11 al pin de entrada de la segunda celda inversora 12 Evaluado como el tiempo de retardo de propagación de señal de Tpd. Además, con respecto a la señal de caer, el voltaje de salida del pin Vout1 de la tensión de primera inversor pin de entrada celular Vin1 se baja tiempo medio de tensión de umbral lógica de la primera célula inversor 11 para llegar a la Vthu 11 se eleva media Se evalúa el tiempo hasta alcanzar la tensión de umbral lógico Vthu como el tiempo de retardo TPDC 'de la primera célula inversor 11, segundo desde el momento en que la tensión de salida del pin Vout1 de la primera célula inversor 11 alcanza la tensión de umbral lógico promedio Vthu eleva 2 voltaje de Vin2 de la clavija de entrada de la celda inversor 12 se eleva el tiempo hasta alcanzar la tensión media umbral lógico retardo Vthu Tpdw cableado entre células 13 'se evaluó como más tiempo de retardo de la primera célula inversor 11 TPDC ' Y el tiempo de retardo Tpdw 'del cable intercelular 13 en la ruta desde el pin de entrada de la primera celda inversora 11 al pin de entrada de la segunda celda inversora 12 Para evaluar como el tiempo de retardo de propagación de Tpd'.
De acuerdo con otra técnica convencional, el tiempo de retardo de propagación de una señal en un circuito integrado lógico se evalúa usando voltajes de umbral de conmutación individuales directamente como voltajes de umbral lógico. Para la señal de subida, desde el momento en que la tensión Vin 1 del pasador de entrada de la primera célula inversora 11 aumenta y alcanza la tensión umbral de conmutación Vthc 1 de la primera célula inversora 11, el primer inversor evalúa el tiempo hasta que la tensión de salida del pin celular Vout1 11 alcanza la tensión umbral de conmutación Vthc1 de la primera célula del inversor 11 se baja como el tiempo de retardo TPDC de la primera célula del inversor 11, los pines de salida de la primera celda inversor 11 desde el momento cuando el voltaje Vout1 alcanza la tensión umbral de conmutación Vthc1 de la primera célula del inversor 11 se baja hasta el tiempo la tensión de Vin2 de los pines de entrada de la segunda celda inversor 12 alcanza la tensión umbral de conmutación Vthc2 se baja la segunda célula inversor 12 Se evalúa como el tiempo de retardo Tpdw del cable entre células 13 y cuando se retrasa la primera celda del inversor 11 La suma del tiempo de retardo entre Tpdw TPDC y el cableado entre células 13 evalúa los pines de entrada de la primera célula inversor 11 como el tiempo de retardo de propagación TPD de las señales en la ruta a la patilla de entrada de la segunda célula inversor 12. Además, la caída contra las caídas señal de tensión desde el momento cuando el voltaje de Vin1 alcanza la tensión umbral de conmutación Vthc1 de la primera célula del inversor 11 se baja la patilla de entrada de los pines de salida de la primera celda del inversor 11 de la primera celda inversor 11 Vout1 se evaluó el tiempo hasta alcanzar la tensión de umbral de conmutación Vthc1 de la primera célula inversor 11 como el tiempo de retardo TPDC 'de la primera célula del inversor 11, la tensión de Vout1 de los pines de salida de la primera celda del inversor 11 se incrementa, pero aumentó la primera inter-tiempo desde el momento de alcanzar la tensión de umbral de conmutación Vthc1 hasta que el tiempo de la tensión de Vin2 de los pines de entrada de la segunda celda inversor 12 alcanza la tensión umbral de conmutación Vthc2 la segunda celda inversor 12 se eleva líneas celulares de la célula inversor 11 13 Tiempo de retardo Tpdw 'de la primera celda de inversor 11 y el cable entre células 1 Para 'la suma de los los pines de entrada del primer inversor célula 11 tiempo de retardo de propagación TPD de las señales en la ruta de acceso a la clavija de entrada del segundo inversor célula 12' tiempo de retardo Tpdw evalúa como.
Tarea de solución
En cualquiera de las dos técnicas anteriores anteriores, en el diseño basado en celdas de un circuito integrado lógico de alta densidad y bajo consumo de energía, la tensión Vin 1 del pin de entrada de la primera celda 11 de inversor cambia lentamente y la primera Existe el problema de que el resultado de la evaluación del tiempo de retardo se convierte en un valor negativo cuando el voltaje Vout 1 del pin de salida de la celda inversora 11 cambia bruscamente, lo que puede interferir con la simulación de temporización de todo el circuito lógico integrado. Con referencia a la figura 8, se describirá el problema del valor negativo del tiempo de retardo.
La figura 5 muestra un problema de valor negativo de tiempo de retardo con respecto a una señal ascendente cuando se adopta la tensión umbral media Vthu. Cuando la tensión umbral media Vthu del umbral lógico es más alta que la tensión umbral de conmutación Vthc 1 de la primera célula inversora 11, el resultado de la evaluación del tiempo de retardo Tpdc de la primera célula inversora 11 puede ser un valor negativo. Sin embargo, el resultado de la evaluación del tiempo de retardo Tpdw del cable 13 entre células es un valor positivo.
La figura 6 muestra un problema de valor negativo de tiempo de retardo con respecto a una señal descendente cuando se adopta la tensión umbral media Vthu. Cuando la tensión media umbral lógico Vthu es inferior a la tensión umbral de conmutación Vthc1 de la primera célula del inversor 11, el tiempo de retardo resultados de la evaluación TPDC de 'la primera celda del inversor 11 puede ser un valor negativo. Sin embargo, el retraso del cableado entre células 13 El resultado de la evaluación del tiempo Tpdw 'es un valor positivo.
La figura 7 muestra un problema de valor negativo de tiempo de retardo con respecto a una señal ascendente cuando las tensiones umbral de conmutación individuales Vthc 1, Vthc 2 se usan directamente como tensiones de umbral lógicas. Si la tensión de umbral de conmutación Vthc2 la segunda celda inversor 12 es mayor que la tensión umbral de conmutación Vthc1 de la primera célula del inversor 11, el tiempo de retardo resultados de la evaluación Tpdw del cableado entre células 13 pueden ser un valor negativo. Sin embargo, el resultado de la evaluación del tiempo de retardo Tpdc de la primera célula inversora 11 es un valor positivo.
La figura 8 muestra un problema de valor negativo de tiempo de retardo con respecto a una señal descendente cuando los voltajes umbrales de conmutación individuales Vthc 1, Vthc 2 se usan directamente como tensiones de umbral lógicas. Cambio de tensión de umbral Vthc2 la segunda celda del inversor 12 es menor que la tensión de umbral de conmutación Vthc1 de la primera célula del inversor 11, el tiempo de retardo resultado de la evaluación Tpdw de 'cableado entre células 13 puede ser un valor negativo. Sin embargo, la primera El resultado de la evaluación del tiempo de retardo Tpdc 'de la celda inversora 11 es un valor positivo.
Un objeto de la presente invención es proporcionar un método para evaluar un tiempo de retardo de propagación de señal de modo que siempre se obtenga un tiempo de retardo de valor positivo de una celda y un tiempo de retardo de valor positivo de una línea de célula a célula.
Solución
Para lograr el objeto anterior, la presente invención es para evaluar el tiempo de retardo de propagación de la señal en una trayectoria de la patilla de entrada de la célula de inversor a la patilla de entrada de la siguiente celda a través de la salida entre las clavijas y las líneas celulares de la célula inversor En este método, se adopta un modelo de retardo basado en un voltaje de umbral lógico doble. Más específicamente, la presente invención es asegurar una evaluación del tiempo de retardo de valor positivo de la célula de inversor, la tensión de umbral lógica para aumentar el voltaje en el pin de entrada de la célula de inversor a una tensión inferior a la tensión umbral de conmutación de la célula inversor, La tensión del umbral lógico para la caída de tensión del pin de entrada de la celda del inversor se establece en una tensión superior a la tensión del umbral de conmutación de la celda del inversor. Por otra parte, para asegurar un tiempo de retardo valor positivo de cables Inter, se decidió para que coincida con la tensión de umbral lógico para la tensión de umbral de la lógica y la tensión de la patilla de entrada de la siguiente celda para el voltaje en el pin de salida de la célula de inversor.
De acuerdo con la presente invención, el problema del valor negativo del tiempo de retardo se resuelve bajo cualquier condición. Es decir, los resultados de la evaluación del tiempo de retardo de la celda del inversor ni del tiempo de retardo del cableado entre células nunca se convierten en valores negativos.
Ejemplos
De aquí en adelante, el método de evaluación del tiempo de retardo de acuerdo con la presente invención se describirá de acuerdo con el ejemplo de la cadena inversora mostrada en la FIG.
La figura 3 muestra un método de evaluación del tiempo de retardo de la presente invención para una señal ascendente. En primer lugar, la tensión de umbral de conmutación Vthc1 menor que la tensión de la primera tensión de umbral lógica Vth (subida) 1 una primera célula inversor 11 para aumentar la tensión de Vin1 de los pines de entrada de la primera celda del inversor 11, la entrada de la segunda célula inversor 12 El segundo voltaje de umbral lógico Vth (caída) 2 para la caída del voltaje de clavija Vin2 se establece a un voltaje mayor que el voltaje de umbral de conmutación Vthc 2 de la segunda celda de inversor 12. La tensión umbral lógica para la caída del voltaje Vout 1 del pasador de salida de la primera célula inversora 11 se establece en el mismo valor que el segundo voltaje umbral lógico Vth (caída) 2. Aquí, cuando la desviación de tensión umbral de la primera célula inversora 11 es Δ1 (valor positivo) y la desviación de tensión umbral de la segunda célula inversora 12 es Δ2 (valor positivo)
Vth (subida) 1 = Vthc 1 Δ 1
Vth (otoño) 2 = Vthc 2 + Δ 2
. A continuación, el Vin1 voltaje de la clavija de entrada a la primera tensión de umbral lógica Vth (aumento) del tiempo para alcanzar el 1 segundo con una tensión Vout1 de los pines de salida del primer inversor celular 11 se baja subida de la primera célula inversor 11 se evalúa el tiempo hasta alcanzar la tensión umbral Vth lógica (caída) 2 como un tiempo de retardo TPDC de la primera célula del inversor 11, la tensión de salida del pin Vout1 de la primera célula del inversor 11 se baja una segunda tensión umbral Vth lógico (caída) a partir del momento 2 para alcanzar el tiempo de retardo Tpdw del segundo inversor y el voltaje de entrada del pin celular Vin2 12 se baja una segunda tensión umbral Vth lógica (caída) entre el tiempo de las células a tiempo 2 para alcanzar el cableado 13 evaluar y Shin en más camino desde el pin de entrada a la patilla de entrada de la segunda célula inversor 12 de la primera celda inversor la suma del tiempo de retardo de tiempo de retardo Tpdw TPDC y entre células de cableado 13 de la célula 11 primer inversor 11 Para evaluar como el tiempo de retraso de propagación de Tpd. Es decir,
Tpd = Tpdc + Tpdw
.
Según la Fig. 3, la entrada después de que el voltaje en Vin1 pasador llega a una primera tensión umbral Vth lógica (subida) 1 se incrementa, la tensión de umbral de conmutación Vin1 de la patilla de entrada se incrementa aún más por la primera célula inversor 11 Dado que la tensión Vout1 del pin de salida comienza a descender cuando se alcanza sustancialmente la tensión Vthc1, el resultado de evaluación del tiempo de retardo Tpdc de la primera célula inversora 11 es siempre un valor positivo. Además, coincide con la tensión de umbral lógica y una tensión de umbral lógico tanto un Vth (caída) segunda tensión de umbral lógica 2 con respecto a la tensión Vin2 de los pines de entrada de la segunda celda del inversor 12 a la tensión de salida del pin Vout1 de la primera célula inversor 11 , El resultado de la evaluación del tiempo de retardo Tpdw del cable intercelular 13 siempre es positivo.
La figura 4 muestra el método de evaluación del tiempo de retardo de la presente invención para la señal de caída. En primer lugar, la tercera tensión de umbral lógico Vth (caída) 1 de para bajar la tensión de Vin1 de los pines de entrada de la primera celda del inversor 11 a la tensión de umbral de conmutación Vthc1 mayor que la tensión de la primera célula del inversor 11, la entrada de la segunda célula inversor 12 El cuarto voltaje de umbral lógico Vth (subida) 2 para el aumento de la tensión de clavija Vin2 se establece en un voltaje menor que el voltaje de umbral de conmutación Vthc 2 de la segunda celda de inversor 12. La tensión umbral lógica para el aumento de la tensión Vout 1 de la clavija de salida de la primera célula inversora 11 se establece en el mismo valor que la cuarta tensión umbral lógica Vth (subida) 2. Aquí,
Vth (otoño) 1 = Vthc 1 + Δ 1
Vth (subida) 2 = Vthc 2 Δ 2
. Entonces, la tensión de salida Vout1 pin de la tensión de pin de entrada Vin1 desciende la tercera tensión de umbral lógico Vth (caída) de tiempo para llegar a 1 primera célula inversor 11 es el cuarto en el aumento de la primera célula inversor 11 el tiempo hasta alcanzar la tensión umbral Vth lógica (subida) 2 se evaluó como el tiempo de retardo TPDC 'de la primera célula del inversor 11, la cuarta tensión de umbral lógico del voltaje Vout1 de los pines de salida de la primera celda del inversor 11 se eleva Vth (subida) desde el momento 2 para alcanzar el tiempo de retardo de la segunda célula inversor 12 de tensión Vin2 de los pines de entrada se incrementa en el cuarto voltaje umbral Vth lógica (aumento) entre las células el tiempo hasta llegar a la segunda cableado 13 Tpdw 'evaluado como más demora TPDC de la célula 11 primer inversor' camino de la suma del tiempo de retardo Tpdw 'el cableado entre células 13 de un pin de entrada de la primera célula del inversor 11 a la patilla de entrada de la segunda célula inversor 12 Confianza en Para evaluar como el tiempo de retardo de propagación de Tpd'. En otras palabras,
Tpd '= Tpdc' + Tpdw '
.
Según la Fig. 4, el voltaje de Vin1 de los pines de entrada de la primera celda del inversor 11 se reduce tercera tensión de umbral lógico Vth (caída) después de alcanzar 1, pin de entrada de conmutación de tensión de umbral Vin1 descenso adicional de Dado que el voltaje Vout1 de la patilla de salida cuando casi alcanza la tensión Vthc1 que comience a subir, el resultado de la evaluación del tiempo de retardo TPDC 'de la primera célula del inversor 11 es siempre un valor positivo. Además, los pines de salida de la primera celda inversor 11 Y la tensión umbral lógica para la tensión Vin2 del pin de entrada de la segunda celda inversora 12 se hace coincidir con la cuarta tensión umbral lógica Vth (subida) 2, el retardo de la interconexión intercelular 13 El resultado de la evaluación del tiempo Tpdw 'siempre es un valor positivo.
Como se describió anteriormente, de acuerdo con el modelo de retardo de la presente invención basado en la tensión de umbral lógico doble, se resuelve el problema del valor negativo de tiempo de retardo convencional y, como resultado, se puede realizar una simulación de temporización precisa relacionada con todo el circuito integrado lógico Conviértete Además, es posible optimizar el margen de temporización de cada celda en el diseño de la base de celda del circuito integrado lógico de alta densidad y bajo consumo de potencia.
La desviación Δ1 tensión de umbral de la primera célula del inversor 11 es mayor pendiente media de la gama de la tensión de pin de entrada Vin1 correspondiente a la parte que tiene la una de la DC de entrada-salida curva característica de la figura (dVout1 / valor absoluto de DVin1). 2 . En el caso de una celda CMOS submicrométrica normal, es apropiado establecer la desviación de voltaje umbral Δ1 a 1 10% de la tensión de suministro de potencia Vdd. Lo mismo se aplica a la desviación de voltaje umbral Δ2 de la segunda celda inversora 12.
En la primera y la segunda células inversoras 11 y 12, la primera tensión umbral lógica Vth (subida) 1 y la cuarta tensión umbral lógica Vth (subida) 2 se hacen coincidir entre sí y la segunda tensión umbral lógica Vth (caída) 2 y el tercer voltaje de umbral lógico Vth (caída) 1 puede hacerse coincidir. Lo mismo se aplica a otras celdas que no se muestran. Es decir, en todas las celdas, un voltaje de umbral lógico común Vth (subida) cuando aumenta el voltaje de cada señal de entrada, un voltaje de umbral lógico común Vth (caída) cuando cae la tensión de cada señal de entrada, Puede ser adoptado. Ex (Vth (subida)) se llama una tensión de umbral lógica ascendente y que se conoce como una tensión de umbral lógica caída de este último (Vth (caída)), un aumento del voltaje umbral Vth lógica (subida) se desplazó en las células individuales el valor mínimo de la tensión de umbral lógico Vthcj Δj, cayendo tensión umbral Vth lógica (caída) es el valor máximo de la tensión de umbral lógico Vthcj + Δj cambió célula individual a tomar respectivamente. Como resultado, la cantidad de datos relacionados con el voltaje de umbral lógico de la celda se reduce en gran medida.
Tenga en cuenta que es fácil aplicar un modelo de retardo basado en un voltaje de umbral lógico doble a una celda de búfer no inversora o una celda con múltiples entradas y salidas múltiples. En un diseño basado en celdas de un circuito integrado lógico real, se genera una biblioteca de expresión de tiempo de retardo de celda a partir de una biblioteca de celdas estándar usando el modelo de retardo de la presente invención. célula común tipo de retardo que tiene una pluralidad de pines de entrada y una pluralidad de pines de salida, y el número de identificación de los pines de entrada, y el número de identificación de los pines de salida, la dirección de transición de la señal de entrada, la tensión de umbral lógico, la pendiente de la señal de entrada Y la carga de salida. Luego, en base a la lista de redes de diseño, los datos del parámetro RC del cableado entre células y la biblioteca de expresión del tiempo de retardo de la celda, se realiza una simulación de temporización precisa en todo el circuito integrado lógico.
Efecto de la invención
Como se describió anteriormente, de acuerdo con la presente invención, se adopta un modelo de retardo basado en un voltaje de umbral lógico doble, de modo que se resuelve el problema del problema de valor negativo de tiempo de retardo convencional y, como resultado, el circuito lógico integrado Es posible obtener un efecto de que se puede realizar una simulación de tiempo precisa.
La figura 1 es un diagrama de circuito que muestra una configuración de una cadena inversora en un circuito lógico integrado de acuerdo con un ejemplo de aplicación de un método de evaluación del tiempo de retardo de la presente invención.
La figura 2 es un diagrama explicativo del voltaje umbral de conmutación de la primera celda inversora en la figura 1.
3 es un diagrama de tiempos que muestra el método de evaluación del tiempo de retardo de la presente invención con respecto a la señal ascendente de la FIG.
La figura 4 es un diagrama de tiempos que muestra el método de evaluación del tiempo de retardo de la presente invención con respecto a la señal de caída de la figura 4.
La figura 5 es un diagrama de tiempos que muestra un método de evaluación del tiempo de retardo convencional para la señal ascendente.
La figura 6 es un diagrama de tiempos que muestra un método de evaluación del tiempo de retardo convencional para la señal de caída.
La figura 7 es un diagrama de tiempos que muestra otro método de evaluación del tiempo de retardo convencional para la señal ascendente.
La figura 8 es un diagrama de tiempos que muestra otro método de evaluación del tiempo de retardo convencional para la señal de caída.
11 Primera celda de inversor
12 segundos celda de inversor
13 cableado de la célula
Vin 1 Voltaje en el pin de entrada de la primera celda del inversor
Vout 1 Voltage en el pin de salida de la primera celda del inversor
Vin 2 Voltaje en el pin de entrada de la segunda celda del inversor
Vout 2 Voltaje en el pin de salida de la segunda celda del inversor
Vthc 1 Voltaje umbral de conmutación de la primera celda del inversor
Vthc 2 Voltaje umbral de conmutación de la segunda celda del inversor
Vth (subida) 1 Primer voltaje de umbral lógico
Vth (fall) 2 segundos tensión de umbral lógico
Vth (otoño) 1 Tercer voltaje de umbral lógico
Vth (subida) 2 cuarto voltaje de umbral lógico
Voltaje de umbral lógico promedio Vthu
Tpdc Primer tiempo de retardo de la primera celda del inversor
Tpdw Primer tiempo de retardo del cableado entre celdas
Tpdc 'Segundo tiempo de retardo de la primera celda del inversor
Tpdw 'Segundo tiempo de retardo del cableado entre células
Δ 1 Desviación de voltaje umbral de la primera celda del inversor
Δ 2 Desviación de voltaje umbral de la segunda celda del inversor
Reclamo
Las reivindicaciones 1 primera patilla de entrada, y un primer pasador de salida, y el voltaje de la primera patilla de entrada primero inversor de manera que la tensión de la primera patilla de salida comienza a cambiar cuando casi alcanzado la tensión de umbral de conmutación , Un segundo pin de entrada conectado al primer pin de salida a través de un cable entre células, y un segundo pin de salida, y el voltaje del segundo pin de entrada es más alto que el voltaje del segundo Y una segunda celda configurada para comenzar a cambiar la tensión del segundo pasador de salida cuando se alcanza sustancialmente la tensión umbral de conmutación, en donde el segundo pasador de entrada se conecta al segundo pasador de entrada 1. Un método para evaluar un tiempo de retardo de propagación de una señal en una ruta, que comprende: establecer una primera tensión umbral lógica para un aumento de voltaje de la primera clavija de entrada a una tensión inferior a la primera tensión umbral de conmutación; Configuración de un segundo voltaje de umbral lógico para una caída de tensión del primer pin de salida a un voltaje mayor que el segundo umbral de voltaje de conmutación cuando la tensión del primer pin de entrada aumenta y el primer umbral lógico Evaluar, como primer tiempo de retardo de la primera celda, un tiempo desde el momento en que la tensión alcanza un voltaje hasta el momento en que cae la tensión del primer pin de salida para alcanzar la segunda tensión umbral lógica; El tiempo desde el momento en que cae la tensión del pin de salida hasta alcanzar el segundo voltaje de umbral lógico hasta el momento en que cae la tensión del segundo pin de entrada y alcanza el segundo voltaje de umbral lógico se convierte en el tiempo 1, y evaluar la suma del primer tiempo de retardo de la primera celda y el primer tiempo de retardo del cable entre celdas como el primer tiempo de retardo de propagación de la señal en la ruta Pasos y características Un método caracterizado por lo que se obtuvo.
2. El método según la reivindicación 1, que comprende además los pasos de: establecer una tercera tensión umbral lógica para la caída de tensión del primer pin de entrada a un voltaje mayor que el primer voltaje umbral de conmutación; Establecer un cuarto voltaje de umbral lógico con respecto a un aumento de voltaje a un voltaje menor que el segundo voltaje de umbral de conmutación cuando el voltaje del primer pin de entrada cae al tercer voltaje de umbral lógico; Evaluar el tiempo hasta el momento en que la tensión del primer pin de salida se eleva para alcanzar el cuarto voltaje lógico de umbral como el segundo tiempo de retardo de la primera celda, y aumentar el voltaje del primer pin de salida Y el tiempo desde el momento en que la tensión alcanza la cuarta tensión umbral lógica hasta el momento en que la tensión de la segunda clavija de entrada aumenta hasta alcanzar la cuarta tensión umbral lógica se establece como el segundo tiempo de retardo de la interconexión. Y un paso de evaluar la suma del segundo tiempo de retardo de la primera celda y el segundo tiempo de retardo del cableado intercelular como el segundo tiempo de retardo de propagación de la señal en la ruta Un método caracterizado por ser caracterizado.
3. El método de la reivindicación 2, que comprende además: hacer coincidir la tercera tensión umbral lógica con la segunda tensión umbral lógica, hacer coincidir la cuarta tensión umbral lógica con la primera tensión umbral lógica Y un paso más que comprende el paso de:
Dibujo :
Application number :1997-016641
Inventors :松下電器産業株式会社
Original Assignee :冨田泰弘、岩西信房、山口龍一、枝松壽一