Dispositivo de control de protocolo SCSI
Descripción general
 En cuanto al aparato de control de protocolo SCSI que controla el bus SCSI, es de alta eficiencia y alta velocidad, y realiza control de bus con una configuración de circuito más pequeña. ] Register 21 asocia la posición del bit con la fase definida por SCSI. Cuando hay datos que dan instrucciones para la ejecución de una fase en cada posición de bit del registro 21, el decodificador 22 decodifica la señal a h que ordena la generación de una fase por la sección de control de fase 23. Con esta configuración, la ejecución de una pluralidad de fases puede instruirse en una configuración del registro desde el microprocesador.
Campo técnico
Esta invención se lleva a cabo un dispositivo de destino correspondiente al dispositivo de entrada-salida, tal como un dispositivo de almacenamiento periférico externo, un SCSI (Small Computer System Interface) bus Purutokoru controlar una interfaz de bus de propósito general de conectar el iniciador correspondiente al sistema anfitrión, el protocolo SCSI Dispositivo de control
Antecedentes de la técnica
En los últimos años, con la diversificación de los dispositivos de entrada / salida, como los dispositivos de almacenamiento periféricos externos, las interfaces de canal de E / S estandarizadas han llamado la atención. Como tal interfaz, una interfaz SCSI provista con una función de desconexión / reconexión capaz de realizar múltiples tareas se ha generalizado debido a su excelente expansibilidad futura y similares.
La Figura 3 muestra el flujo de fase de un comando general de lectura SCSI, incluyendo desconexión / reconexión. dispositivo de destino correspondiente al dispositivo de entrada, generalmente después de haber sido conectado por fase de selección 303 del iniciador correspondiente al ordenador principal (que no puede ser ejecutado) por la fase de mensaje de salida 304 confirma la función de desconexión, desde el iniciador En la fase de comando 305.
Cuando este comando es un comando de lectura, los datos se transfieren en datos en las fases 312 y 319, y en la fase de estado 320, el resultado de la transferencia se devuelve al iniciador. En el mensaje en la fase 321, la finalización de la orden se notifica al iniciador, y el proceso pasa a la fase libre de bus 322.
Mientras tanto, cuando se realiza la desconexión / reconexión, el flujo pasa al mensaje en las fases 306, 307, 311, 313, 314, 318 para enviar mensajes de saludo.
En lo sucesivo, se describirá un dispositivo de control de protocolo SCSI de dispositivo objetivo convencional tomando como ejemplo la ejecución del flujo de la fase de comando de lectura.
La figura 1 muestra un dispositivo de control de protocolo general SCSI. En la figura, 11 es un microprocesador para operar el dispositivo de control de protocolo SCSI, 12 es una memoria utilizado para transferir almacenada en el dispositivo de destino es un dato de dispositivo de entrada para el iniciador, 13 indica un dispositivo de control de protocolo SCSI .
SCSI unidad de control de protocolo 13 recibe un comando desde el microprocesador 11, los datos de fase p como señal del bus SCSI puede hacer la transición a una fase de interés, el secuenciador de fase 131 a la salida de la q fase de reloj y la señal de final de fase R, fase recibe la salida de la unidad de secuenciador 131 lleva a cabo un generador de fase 132 para dar salida a una señal tal como XBSY XSEL XIO XCD XMSG, el bloque de registro 133 para almacenar los datos de salida con un ordenador anfitrión, un apretón de manos con el ordenador host Y una unidad de generación de datos 134 para la entrada y salida de XDB XP XREQ XACK y la salida de una señal de final de handshake en el momento en que finaliza el handshake.
La figura 4 muestra una configuración específica del secuenciador de fases 131 que se ha usado convencionalmente en el aparato de control de protocolo SCSI descrito anteriormente. En la figura 4 (a), el número de referencia 41 indica un registro de ajuste de fase para enganchar la salida de instrucción de 8 bits del microprocesador 11. 42 es un decodificador que descodifica la instrucción de 8 bits del registro de establecimiento de fase 41 y emite selectivamente una señal de un h que indica la fase correspondiente a cada instrucción como se muestra en la figura 4 (b). 43 recibe una señal desde el decodificador 42, y datos de fase p de 3 bits que representan las ocho fases, y fase de reloj q a la salida en el momento de cambiar la fase en el bus SCSI, una serie de fases microprocesador ha establecido Y emite una señal de terminación de fase r para emitir al final de la señal de terminación de fase r.
En el dispositivo de control de protocolo SCSI tiene la estructura anterior, cuando la lectura de los datos del dispositivo de destino desde el iniciador, primero iniciador adquiere el derecho a usar el bus SCSI corriendo fase de arbitraje 302, a continuación, seleccionar el objetivo en la fase de selección 303 .
Microprocesador 11 del objetivo seleccionado es para comprobar el estado de las veces la selección de la señal de atención (XATN), el ajuste de fase de registro 41, y escribe la transición mensaje de fuera de fase y orden de fase en el valor (04h, 05h). El decodificador 42 descodifica el valor escrito, entra en la unidad 43 de control de fase, y la señal de fase objetivo se envía desde la unidad 132 de generación de fase.
Mensaje fuera de fase 304, después de confirmar la señal r fase de mando final fase 305, el microprocesador 11 lee el contenido del comando es un comando de lectura, intentará para ejecutar la transferencia de datos por los datos en fase 312.319.
En este momento, si los datos de transferencia no están listos, el mensaje de guardar el puntero de datos y el mensaje de desconexión se envían al iniciador (306, 307), la fase libre de bus 308 se ejecuta para liberar el bus SCSI, Prepárate. Es decir, después de guardar el mensaje de puntero de guardar datos y el mensaje de desconexión en el bloque de registro 133, el mensaje en 2 bytes y el valor de transición sin bus (0 Ah) se ejecuta en el registro de establecimiento de fase 41.
Dado que, de acuerdo con la transición de fase de la Fig. 3, si es compatible con la función continua de fase, el valor de la correspondiente, de lo contrario, por secuencialmente escribe que el valor de una única transición de fase en el registro para el ajuste de fase, el objetivo del iniciador Los datos pueden leerse en el dispositivo.
Tarea de solución
Sin embargo, en la configuración convencional descrita anteriormente, cada vez que se ejecuta cada fase, los datos se ajustan desde el microprocesador 11 al registro de establecimiento de fase 41, los datos son decodificados por el descodificador 42, y luego se ejecuta la fase. Por lo tanto, al igual que el comando de lectura descrito anteriormente, existe el problema de que lleva tiempo y no es eficiente en el control del desplazamiento de una pluralidad de fases.
Además, como se muestra en la figura 4 (b), aunque se proporcionan funciones para ejecutar continuamente fases, tales como 0 Ah, 0 Bh, 0 Ch, etc., solo hay un patrón de desplazamiento de fase predeterminado. Por lo tanto, si se va a establecer un gran número de patrones de cambio de fase, existe el problema de que la escala del circuito del decodificador aumenta y el control se vuelve complicado.
La presente invención está destinada a resolver los problemas convencionales descritos anteriormente, mediante la mejora el secuenciador de fase, con configuración de circuito de pequeña escala, SCSI dispositivo de control de protocolo capaz de realizar una transición de fase más eficiente en un tiempo corto Y para proporcionar un método para fabricar lo mismo.
Solución
Para resolver el problema anterior, de acuerdo con el aparato de control de protocolo SCSI de la presente invención, su posición de almacenamiento de datos está asociada con cada fase de acuerdo con el flujo de fases definido por SCSI, y el aparato de control de protocolo SCSI de la presente invención Un registro que engancha datos de un microprocesador que instruye la ejecución de la fase para que los datos sean ingresados ​​/ enviados al / desde el iniciador conectado, y un registro que enclava datos enganchados en cada posición de almacenamiento del registro, Y un decodificador para emitir una señal que indica una fase correspondiente a la posición del bit cuando se instruye la ejecución de la fase, y cuando una pluralidad de datos que dan instrucciones para la ejecución de la fase se enclava en el registro, el flujo de la fase Decodifica cada información instruida en el orden en que se asocian entre sí, Se caracteriza en que la fase para generar a los datos y para llevar a cabo secuencialmente un proceso para la transición.
Una posición de almacenamiento de los registros de bits de este modo múltiple, la correspondencia y la fase definida en el SCSI, cuando hay datos para instruir a la fase de ejecución en su posición retraída, de acuerdo con la disposición para la decodificación para generar una fase de , Es posible instruir la ejecución de una pluralidad de fases en una configuración del registro desde el microprocesador. Por lo tanto, en comparación con la configuración convencional en la que los datos se ajustan en el registro para cada fase desde el microprocesador, el tiempo de procesamiento puede aumentar abrumadoramente en eficiencia.
Una realización del dispositivo de control de protocolo SCSI de la presente invención se describirá a continuación con referencia a los dibujos, tomando como ejemplo un proceso de ejecución del flujo de la fase del comando general de lectura SCSI mostrado en la figura 3 como ejemplo.
La presente invención es una mejora de la configuración de la sección de secuenciador de fase 131 del aparato de control de protocolo SCSI mostrado en la figura 1, y la configuración específica de la misma se muestra en la FIG. En el diagrama de bloques de la figura 2A, el número de referencia 21 denota un registro de ajuste de desplazamiento de fase para enganchar una instrucción del microprocesador 11. En la presente realización, se conectan dos registros de 8 bits 21a 21b, de modo que los datos bloqueados pueden salir en paralelo transfiriendo datos de 8 bits dos veces desde el microprocesador 11. Haciendo. En la presente realización, los datos de 11 bits se emiten como se describe más adelante.
El número de referencia 22 denota un decodificador. Cuando los datos se introducen en paralelo desde el registro 21 de ajuste de desplazamiento de fase, se emite una señal a h que indica una fase correspondiente a una posición de datos de cierto bit. Específicamente, como se muestra en la figura 2 (b), la posición de bit del registro 21 de ajuste de desplazamiento de fase está asociada con la señal a h que indica cada fase, y una señal correspondiente a una posición de bit determinada de datos se asigna a un orden superior En orden desde el bit, es decir, en la dirección desde el bit A hasta el 0º bit. Por cierto registro 21b, el bit B F típicamente no se utiliza y la pre-y decodificador para manejar los bits superiores de los datos dados en esta forma con el fin, por ejemplo construido de forma relativamente fácil utilizando una pluralidad de puertas lógicas Tu puedes
23 es una unidad de control de fase recibe una señal desde el decodificador 22, y los datos de fase p de 3 bits que representan las ocho fases, y fase de reloj q a la salida en el momento de cambiar la fase en el bus SCSI, el microprocesador Y emite una señal de final de fase r que se emite cuando ha finalizado una serie de fases establecidas por la sección 3 de generación de señal de terminación de fase.
Se describirá un caso de ejecución de una serie de fases del comando de lectura mostrado en la figura 3 en el aparato de control de protocolo SCSI configurado como se describió anteriormente. Primero, el iniciador ejecuta la fase de arbitraje 302 en la fase libre de bus 301, adquiere el derecho de usar el bus SCSI, y luego selecciona el objetivo en la fase de selección 303.
El microprocesador 11 del objetivo seleccionado confirma el estado de la señal de atención (XATN) en el momento de la selección. Cuando se afirma XATN, el octavo bit y el noveno bit del registro de ajuste de desplazamiento de fase 21 se afirman y 0300h se escribe para ejecutar la fase de comando 305 después de la fase de salida de mensaje 304. Cuando XATN no se afirma, el octavo bit del registro de ajuste de desplazamiento se afirma para ejecutar la fase de comando 305, y se escribe 0100h.
Los datos escritos se decodifican secuencialmente desde los bits superiores mediante el decodificador 22, y la señal d correspondiente al mensaje de salida o la señal f correspondiente a la orden se introduce en la unidad de control de fase 43. En base a los datos de fase p y la salida del reloj de fase q de la unidad de control de fase 43, la señal de bus SCSI objetivo se emite desde la unidad generadora de fase 132.
Cuando se establece una pluralidad de bits en el registro 21 de ajuste de desplazamiento de fase, la señal de fin de señal de saludo de salida de la unidad 134 de generación de datos se introduce en el descodificador 22, y luego se decodifica la siguiente fase. Por ejemplo, cuando se ejecuta la fase de comando después de la salida del mensaje como se describió anteriormente, la fase de salida del mensaje es decodificada primero por el decodificador 22. Entonces, la unidad de control de fase 23 genera datos de fase y un reloj de fase, y la unidad de generación de fase 132 realiza la transición de la fase de salida de mensaje.
Luego, después de la terminación del apretón de manos de 1 byte, la salida de la señal del final del apretón de manos del generador de datos 134 ingresa al secuenciador de fases 131, y la fase de comando es decodificada por el decodificador 22. La unidad de control de fase 23 genera los datos de fase p y el reloj de fase q en los datos decodificados, y la unidad de generación de fase 132 realiza la transición de la fase de comando.
Después de que el apretón de manos un número específico de bytes (por ejemplo, 6 bytes) en la fase de mando, la señal de fin handshaking s de la unidad de generación de datos 134, por la salida de una señal de fin de fase r desde el secuenciador de fase 131 al microprocesador 11, el microprocesador 11 Se confirma que se ha completado una serie de ajustes de desplazamiento de fase y es posible establecer en el registro 21 de ajuste de cambio de fase siguiente.
Después de verificar la señal de final de handshake s, el microprocesador 11 lee el contenido del comando y, al reconocer que es un comando de lectura, intenta ejecutar la transferencia de datos en los datos en la fase 312.
En este momento, no está listo para la transferencia de datos, el microprocesador 11 envía un mensaje de puntero de datos y mensaje de desconexión guardar en el iniciador (306, 307), soltar el bus SCSI para llevar a cabo una fase libre de bus 308 Y se prepara para la transferencia de datos. Es decir, el microprocesador 11 escribe cada mensaje en el bloque de registro 133. A continuación, afirme los valores del mensaje en 2 bytes y la transición libre de bus, es decir, el segundo bit, el primer bit y el 0º bit en el registro 21 de ajuste de desplazamiento de fase, y escriba 0007h. El decodificador 22 también descodifica el valor escrito del bit superior, y la señal de fin de fase r se envía al microprocesador 11 después de cambiar a la fase libre de bus 308.
Después de eso, cuando se pueden preparar los datos de transferencia al iniciador, el objetivo selecciona el iniciador que emitió el comando de lectura en la reselección 310, envía un mensaje identificador (311) y transfiere los datos. En otras palabras, el microprocesador 11 escribe el mensaje de identidad de ID del iniciador y similares en el bloque de registro 133. A continuación, el arbitraje y la reselección, el mensaje entrante, los datos en, es decir, el décimo bit, el séptimo bit y el 4º bit se confirman en el registro de establecimiento de cambio de fase 21, y se escribe 0490h. El decodificador 22 también decodifica el valor escrito del bit superior. Cuando se completa la transferencia del número de bytes establecido después de los datos en turno, la señal de fin de fase r se envía al microprocesador 11.
Si la transferencia de datos no ha remitido ser número solicitado de bytes del iniciador, el microprocesador 11 envía el mensaje puntero de datos guardar, un mensaje de desconexión al iniciador (313, 314), el proceso continúa en autobús gratuito 315 de nuevo. Cuando se completa la preparación para la retransferencia, la reconexión se realiza en la reselección 317, y los datos se transfieren de manera similar.
El objetivo que ha transferido todos los datos envía un buen mensaje de estado y comando de finalización al iniciador (320, 321), y finaliza el comando de lectura en la fase libre de bus 322. En otras palabras, el microprocesador 11 escribe un buen mensaje de finalización de comando de estado en el bloque de registro 133. A continuación, el estado, entrada de mensaje, libre de bus, es decir, el tercer bit, el segundo bit y el 0º bit se confirman en el registro de establecimiento de cambio de fase 21, y se escribe 000Dh. El decodificador 22 decodifica de manera similar el valor escrito del bit superior, y la señal de fin de fase r se envía al microprocesador 11 después de la transición libre de bus.
Como se describió anteriormente, el microprocesador 11 recibe el comando de lectura del iniciador y transfiere datos desde el lado del dispositivo objetivo, pero el microprocesador 11 establece el registro de ajuste de cambio de fase 21 de modo que se procesen varias fases consecutivas a la vez . Por ejemplo, en el ejemplo anterior, el número de conjuntos de datos es como mucho 6 en total, que es extremadamente más pequeño que el de la técnica relacionada en la que los datos se configuran en registros para cada fase, el tiempo de procesamiento Puede acortarse
Por cierto, en la configuración de transición de fase regístrese 21, ya sea para adaptar cualquier fase en cada posición de bit en la realización anterior, un ejemplo de un comando de lectura para introducir datos al iniciador desde el aparato de objetivo, el objetivo del iniciador Se puede organizar teniendo en cuenta el caso de cualquier protocolo SCSI, como cuando los datos se ingresan al lado del dispositivo. Además, como también se muestra en las realizaciones, disponiendo la misma fase en varios bits, es posible construir un registro de ajuste de desplazamiento de fase correspondiente a cada patrón de transición de fase con un pequeño aumento de circuito.
Efecto de la invención
Como se describió anteriormente, de acuerdo con la presente invención, dado que la transición desde una pluralidad de fases se instruye por ajuste desde el microprocesador una vez, es posible realizar un cambio de fase más eficiente en un tiempo corto. Además, dado que el microprocesador puede programar libremente la secuencia de fase, es posible realizar un excelente dispositivo de control de protocolo SCSI con una configuración de circuito de pequeña escala.
Fig. 1 Diagrama de bloques que muestra una configuración esquemática de un dispositivo de destino que incluye un dispositivo de control de protocolo SCSI
La figura 2 es un diagrama de bloques que muestra el dispositivo de control de protocolo SCSI de la presente invención.
Figura 3 Diagrama de flujo que muestra la fase del comando de lectura SCSI
La figura 4 es un diagrama de bloques que muestra un dispositivo de control de protocolo SCSI convencional
11 Microprocesador
12 memoria
13 Dispositivo de control de protocolo SCSI
21 Registro de configuración de transición de fase
Decodificador 22
Unidad de control de 23 fases
41 Registro de ajuste de fase
Decodificador 42
43 Unidad de control de fase
131 Secuenciador de fases
Generador de fase 132
133 bloque de registro
134 Unidad de generación de datos
un autobús gratis
b Arbitraje
c Mensaje en
d mensaje de salida
e estado
comando f
g Datos en
h Datos fuera
datos de fase p
q Reloj de fase
r Señal de final de fase
s señal de fin de apretón de manos
Reclamo
A lo largo del flujo de fases se define por la reivindicación 1 SCSI, la posición de almacenamiento de datos están asociados con la fase respectiva, a continuación, la entrada / salida de los datos entre el iniciador conectado a través de un bus SCSI como se realizó, un registro para retener los datos desde el microprocesador para instruir la ejecución de las fases, los datos retenidos en el respectivo lugar de almacenamiento del registro, al instruir fase de ejecución, correspondiente a la posición de bit al menos y un decodificador para dar salida a una señal indicativa de la fase, los datos cuando los datos para instruir a la fase de ejecución en dicho registro tiene una pluralidad de pestillos, en el orden que se asocia a lo largo del flujo de las fases, que es la indicación , Y luego genera datos indicativos de cada fase y realiza secuencialmente el procesamiento para las fases de cambio control de protocolo SCSI dispositivo que comprende y.
Dibujo :
Application number :1997-016512
Inventors :松下電器産業株式会社
Original Assignee :上田泰志