Circuito de comparación de datos digitales
Descripción general
 La primera y segunda entradas de datos, respectivamente, al terminal de J y el terminal K del dispositivo de fracaso 1JK flip, un segundo de datos y la primera entrada de datos al terminal de J y el terminal K de la 2JK flip-flop elementos, exclusivo introduzca la suma lógica exclusiva de los primeros y segundos datos por un elemento de suma en cada terminal clara del terminal D y los elementos biestables primera y segunda 2JK de D elemento flip-flop, primera y segunda 2JK dispositivo flip-flop y el flip-flop D se sincroniza con los elementos de señal de reloj común, los primeros datos y para dar salida al resultado de la comparación entre el segundo datos al dispositivo flip-flop primera y segunda 2JK y el elemento D flip-flop. ] JK proporcionando un utilizando la función de flip-flop magnitud binario función y la función de sincronización del reloj en un solo circuito, la salida siempre dentro de un periodo del reloj del sistema en el procesamiento de la magnitud de comparación de los datos se obtiene comparar.
Campo técnico
La presente invención se refiere a un circuito de comparación de datos digitales, y en particular a un circuito de comparación de datos digitales síncrono incorporado en una red de circuitos de sincronización.
Antecedentes de la técnica
La figura 9 es un circuito de comparación de datos digitales de 4 bits convencional (véase, por ejemplo, 'herramienta de desarrollo PLD MAX PLUSII' por la macro biblioteca de Altera Corporation). En la figura, la puerta O exclusiva X4 X1 son dos entradas Una de cada bit, Bn (n = 0,1,2,3) de An = Bn (n = 0,1,2,3) la relación un elemento lógico para detectar estas relaciones de igualdad y la puerta A1 A3 es los bits para la salida (es decir la salida exclusiva de OR elemento X1 X4) la compilación y último resultado de salida a = salida B .
Y A4 puerta, A6, A8, A10 es de dos entradas de AN, de cada bit, la relación Bn (n = 0,1,2,3) a un Bn (n = 0,1,2,3) El elemento de suma lógica R2 finalmente reúne el resultado de juicio A> B para 4 bits para estas salidas. Tenga en cuenta que N 1 N 8 es un inversor que invierte las entradas An y Bn.
Tarea de solución
Sin embargo, en la Fig. 9, por ejemplo, un X1 puerta O exclusiva puerta Y A1 puerta Y A2 y A3 puerta, la puerta O exclusiva X1 puerta Y A1 puerta Y A2 y A10 puerta lógica OR elemento R1 y similares crítico Existe una ruta, se produce un peligro (pulso de barba) que causa un mal funcionamiento del sistema y carece de fiabilidad. Además, en su composición de varios bits, en el tiempo de retardo entre el camino crítico se convierte en salida más largo en proporción al aumento en el número de bits se aumenta, el tiempo de retardo de cada salida es también diferente porque las redes a gran escala de alta velocidad Se vuelve difícil de usar.
Por otro lado, la Fig. 10 es un ejemplo de un circuito comparador síncrono en sincronización con la señal de reloj CLOCK mediante la conexión de la salida del circuito de tipo comparador asíncrono M8 compuesto de solamente un circuito combinacional, tal como se describe en la Fig. 9 para el circuito flip-flop M9 (por ejemplo , Véase la patente japonesa abierta a consulta por el público n.º 882323). circuito comparador M8 está provisto de una función de comparación y determinación de la magnitud de la entrada A, B, flip-flop circuito M9 es una función de la sincronización de la salida asíncrona del circuito comparador M8, la ocurrencia de un peligro puede, pero la comparación circuito de prevención de M8 el problema del camino crítico sigue siendo, por lo que el límite para el uso del reloj de un sistema desde el período o tiempo ha puede tomar la dificultad de temporización diseño se resuelve sin circuitos a gran escala de alta velocidad para obtener una salida Hay.
La presente invención se ha realizado en consideración de dichas circunstancias, y eliminar la aparición de un peligro, el resultado de comparación dentro de un periodo del reloj del sistema con el fin de ser emitida para facilitar el diseño de temporización, de alta velocidad de sincronización a gran escala Un circuito de comparación de datos digital síncrono adecuado para la incorporación a una red de circuito.
Solución
La presente invención incluye primera y segunda 2JK elemento flip-flop, D comprende una serie de elementos del flip-flop, y la exclusiva Motoko Kazu, los primeros datos y la entrada respectiva de los segundos datos al terminal de J y el terminal K del elemento de fracaso 1JK flip y, la segunda de datos y la primera entrada de datos al terminal de J y el terminal K de la 2JK flip-flop elementos, y el terminal D del elemento flip-flop D oR exclusiva de los primeros y segundos datos por exclusiva Motoko Kazu Llene la clara terminal de los elementos biestables primera y segunda 2JK, y primero y el dispositivo 2JK flip-flop y los elementos D del flip-flop en sincronización con una señal de reloj común, la primera y segunda 2JK fLIP FLOP-dispositivo y D flip Y un resultado de comparación de los primeros datos y los segundos datos se envían a los datos digitales Se proporciona un 較 回 camino.
Los elementos flip-flop JK en la presente invención es un elemento que tiene una función como se muestra en la Fig. 3, esto incluye, por ejemplo, se puede utilizar un solo chip, tal como el tipo SN74LS73 fabricado por Texas Instruments Incorporated, 6 Puede ser un circuito en el que el elemento flip-flop D y varios elementos de compuerta se combinan para proporcionar de manera equivalente la misma función que se muestra en la FIG.
Además, el elemento flip-flop D es un elemento que tiene una función como se muestra en la Fig. 5, incluyendo por ejemplo, se puede utilizar un solo chip, tal como el tipo SN74LS74 fabricado por Texas Instruments, diversos elementos de compuerta Ellos pueden ser combinados.
Además, por ejemplo, el tipo SN 74LS 86 fabricado por Texas Instruments Co., Ltd. se puede usar como el elemento OR exclusivo.
Además, la presente invención es un circuito comparador de datos digitales según la reivindicación 1, en el que el número n, y un circuito de evaluación, n piezas de circuito comparador digital de datos, cada uno de los primeros datos de n bits y los segundos datos de n bits dígitos de datos digitales en comparación, respectivamente, el circuito de decisión, caracterizado porque la determinación de la primera y la magnitud relación entre los segundos datos de n bits sobre la base del circuito comparador digital de datos n cada dígito de los resultados de la comparación obtenidos a partir de De este modo, proporciona un circuito comparador. Debe observarse que este circuito de determinación puede formarse combinando un elemento AND y un elemento OR.
Primero y 2JK flip flop de elemento tiene una función tal como se muestra en la Fig. 3, un circuito para la salida de la exclusiva Motoko Kazu está conectado al terminal D del elemento D flip-flop (11) se muestra en la Fig. 4 funciones .
Entonces, la primera y segunda entradas de datos, respectivamente, a la terminal de J y el terminal K del dispositivo 1JK flip flop, un segundo de datos y la primera entrada de datos al terminal de J y el terminal K del elemento 2JK flip-flop, una suma lógica exclusiva de la primera y segunda entrada de datos a la clara de terminal del terminal D y el primer y segundo elementos de 2JK flip-flop del elemento flip-flop D, para sincronizar los respectivos biestables elementos en señal de reloj común.
De este modo, en el momento de subida del reloj (o la caída), cuando el primero de datos es mayor que el segundo de datos cambia la salida de la 1JK flip-flop, cuando el segundo datos es mayor que los primeros datos y el segundo flip-flop La salida del flip-flop D cambia, y cuando los primeros datos y los segundos datos son iguales, la salida del flip-flop D cambia. Por lo tanto, la relación de magnitud entre el primer y segundo datos se determina a partir de estos cambios de salida.
Descripción de las realizaciones preferidas A continuación, las realizaciones de la presente invención se describirán con referencia a los dibujos.
En la primera realización
La Figura 1 es un diagrama de circuito que muestra un circuito comparador de datos digital síncrona en la primera forma de realización, la Fig. 2 es un diagrama de temporización de esta realización, el circuito realiza una comparación binaria de los datos de 1 bit.
En la Figura 1, M1 es un exclusivo Motoko Kazu, M2, M3 es el elemento flip-flop JK, M5 es un circuito flip-flop. El I1 datos primera entrada es terminal J, flip-flop JK M2 para el segundo I2 de datos de entrada está conectado a la terminal de K, como se muestra en la fig. 2, la entrada I1 es '1', la entrada I2 es '0' , Se emite '1' desde el terminal Q en sincronización con el aumento de la señal del reloj CLOCK. Es decir, el flip-flop J2 M2 detecta una relación de I1> I2.
De manera similar a la primera I1 de datos de entrada es terminal K, flip-flop JK M3 a la segunda I2 de datos de entrada está conectado a la entrada I1 terminal de J es '0', la señal de reloj CLOCK cuando la entrada I2 es '1' '1' se emite desde el terminal Q en sincronización con el flanco ascendente de la señal. Es decir, el flip-flop JK M3 detecta una relación de I1 XOR M1 es para dar salida a un '0' cuando la entrada I1 y I2 partido, la salida JK conectados a la barra de terminales CLR clara del flip-flop M2, M3 I1 = I2 = '1' , Se impide que las flip-flops JK M2 y M3 se alternen.
Además, como se muestra en la figura 11, un circuito en el que se combinan los flip-flop M M y M 4 exclusivo tiene la función que se muestra en la figura 4. Por lo tanto, '1' es la salida de la barra de Q terminal en sincronización con el flanco ascendente de la señal de reloj RELOJ cuando I1 = I2 = '0' o I1 = I2 = '1'. Es decir, el exclusivo O M 1 y el D flip-flop M 4 detectan una relación de I 1 = I 2.
De esta manera, la salida O1, O2, O3 del circuito flip-flop M5 puede obtenerse dentro de un período de sincronizado y la señal de reloj con el flanco ascendente de la señal de reloj CLOCK.
Por cierto, flip-flop JK M2, M3, como se muestra en la Fig. 6, D elemento flip-flop 1, la puerta O 2 pueden estar constituidos por elementos lógicos 3 y 4 y el dispositivo inversor 5.
Segunda realización
Por otro lado, la figura 7 muestra una segunda realización de la presente invención, en la que un circuito flip-flop M 5 n (n = 0, 1, 2, 3 ) se proporciona a flip-flop circuito M6 en paralelo utilizado en frente, dispuestas circuito de determinación M7 a la etapa posterior, una extensión de la primera realización en una comparación binaria de los datos de 4 bits.
El circuito de determinación M7 está compuesto por un elemento AND A 1 A 7 y elementos OR R 1 y R 2. La figura 8 es un diagrama de tiempos de esta realización. de datos de entrada de 4 bits An, Bn (n = 0,1,2,3) se compara determinado por el circuito flip-flop M5N (n = 0,1,2,3) para cada bit.
La salida On1 es An> Bn (n = 0,1,2,3) de la respectiva circuitos flip-flop M5N (n = 0,1,2,3), la salida On2 es An> Bn (n = 0,1,2 , 3) y Output On 3 detecta An = Bn (n = 0, 1, 2, 3) respectivamente.
Igualdad comparación relación magnitud de todos los bits, es decir, para obtener la final de salida A = B desde y A7 puerta cuando la salida On3 = '1' (n = 0,1,2,3) se compone. Además, la salida On1, On2 de la M5N circuitos flip-flop (n = 0,1,2,3) son la entrada a la puerta Y A1 A6, en referencia a si se ha determinado la relación de magnitud entre el bit alto de la propia Los resultados finales de decisión A B se obtienen por los elementos OR R1, R2.
Por ejemplo de salida del circuito flip-flop M5N O01, O02 para llevar a cabo la determinación de la magnitud de comparación de los bits menos significativos A0, B0, el bit superior An, si la determinación relación desigualdad de Bn (n = 1,2,3) (es decir On3 = '0' (n = 1,2,3)), respectivamente, se desactiva por la puerta y A5, A6, salida O11, O12, el bit superior An, determinación relación desigualdad de Bn (n = 2,3) (Ie, On 3 = '0' (n = 2, 3)) son invalidados por los elementos AND A 3 y A 4, respectivamente.
La salida de los elementos lógicos de productos así obtenidos A1, A3, A5 es un resultado de la comparación compilado por A> B de datos de 4 bits por lógica OR elemento R1, la salida de la puerta Y A2, A4, A6 es un lógico El elemento suma R2 compila el resultado de comparación de los datos de 4 bits y las salidas A Así, es posible obtener una salida dentro de un período de sincronizado y la señal de reloj con el flanco ascendente de la señal de reloj CLOCK, incluso si la configuración de múltiples bits permite un funcionamiento estable.
Efecto de la invención
De acuerdo con la invención, proporcionando el flip-flop JK función y la sincronización del reloj función de comparación binaria y la magnitud de un circuito mediante el uso de la función de, y más rápido, reduciendo el número de etapas de elementos lógicos, si una sola solamente no porque incluso si la salida siempre dentro de un periodo del reloj del sistema en el procesamiento de la magnitud de comparación de los datos de múltiples bits se ha de obtener, para proporcionar un circuito comparador de datos digitales fácilmente aplicable a los circuitos de sincronización a gran escala de alta velocidad Tu puedes
La figura 1 es un diagrama de circuito que muestra una primera realización de la presente invención.
La figura 2 es un diagrama de tiempos de la primera realización.
La figura 3 es un diagrama funcional que muestra las funciones de un flip-flop JK utilizado en la primera realización.
La figura 4 es un diagrama funcional que muestra funciones de un circuito de combinación de un elemento OR exclusivo y un biestable D en la primera realización.
La figura 5 es un diagrama funcional que muestra funciones del flip-flop JK de la primera realización.
La figura 6 es un diagrama de circuito equivalente de una parte principal de la primera realización.
La figura 7 es un diagrama de circuito que muestra una segunda realización de la presente invención.
La figura 8 es un diagrama de tiempos de la segunda realización.
La figura 9 es un diagrama de circuito que muestra un ejemplo convencional.
La figura 10 es un diagrama de circuito que muestra otro ejemplo convencional.
La figura 11 es un diagrama funcional que muestra las funciones del elemento flip-flop D de la primera realización.
Figura 8 ... Elemento lógico exclusivo M1
Elemento flip-flop M2JK
Elemento flip-flop M3 JK
Elemento flip-flop M4D
Circuito flip-flop M5
Reclamo
Las reivindicaciones 1 primero y 2JK elemento flip-flop, D comprende un elementos del flip-flop, y la exclusiva Motoko Kazu, la primera y segunda entradas de datos, respectivamente, al terminal de J y el terminal K del elemento de fracaso 1JK flip , el segundo de datos y la primera entrada de datos al terminal de J y el terminal K del dispositivo de flip-flop 2JK, una suma lógica exclusiva de los primeros y segundos datos por el exclusivo Motoko Kazu y el terminal D del dispositivo D flip-flop la de tipo 1 y la clara de terminales de los elementos 2JK flip-flop, y una primera y 2JK flip-flop dispositivo y el flip-flop D elementos en sincronización con una señal de reloj común, la primera y segunda 2JK flip-flop dispositivo y D flip-flop Un resultado de comparación de los primeros datos y los segundos datos se envían al elemento y la comparación de datos digitales Carretera.
Cada circuito comparador de datos digitales según la reivindicación 2 según la reivindicación 1, en el que el número n, y un circuito de evaluación, n piezas de circuito comparador digital de datos incluye un primer de datos de n bits de cada dígito de los segundos datos de n bits Y el circuito de evaluación juzga la relación de magnitud del primer y segundo datos de n bits en función del resultado de comparación de cada dígito obtenido a partir de los n circuitos de comparación de datos digitales.
Dibujo :
Application number :1997-016377
Inventors :東亜医用電子株式会社
Original Assignee :小澤利行