Método de interfaz de la CPU
Descripción general
 La señal ADS # se puede muestrear con seguridad, y se proporciona el método de interfaz de la CPU que puede establecer el ancho ADS # y la cantidad de retardo ADS # de forma programable. ] Cuando la computadora está encendida, la entrada de ADS # de la CPU a la matriz de la puerta de control de la CPU se cambia a 1.5 CLK por la entrada del pin externo. Después del encendido, el ancho ADS # se establece de forma programable mediante la configuración de registro. ADS # está programado de manera programable en el rango de 0.6 ns a 4.2 ns por un circuito de retardo.
Campo técnico
La presente invención se refiere a un sistema de interfaz de CPU, y en particular a un sistema de control de una señal ADS # en el caso de usar Pentium como una CPU.
Antecedentes de la técnica
En los últimos años, se han desarrollado varias computadoras personales portátiles portátiles de tipo portátil o tipo portátil que son fáciles de transportar y pueden ser operadas por una batería. Por otro lado, la CPU (Unidad Central de Procesamiento) se ha acelerado año tras año. Por ejemplo, continúa acelerando de 80286 a 80386, 80486, Pentium of Intel Corporation of America, acelerando el reloj interno de la CPU, extendiendo el ancho del bus de la CPU.
Entre tales ordenador, utilizando el Pentium como CPU, circuito de generación de reloj de la CPU que genera un reloj base cefalorraquídeo reloj de la CPU basado Te, controlador de la CPU configurado circuito de control de DRAM, el circuito de control del ciclo de la CPU y similares, en una matriz de puertas Se proporciona.
Incidentalmente, la señal ADS # (# significa activo bajo) está presente como la señal de interfaz de la CPU del procesador Pentium. Esta señal ADS # es una señal estroboscópica de dirección, que es una señal que indica que un nuevo ciclo de bus es accionado actualmente por el procesador Pentium. Cuando se afirma esta señal ADS #, las siguientes señales se conducen a un nivel válido (nivel efectivo).
A 31 3: Línea de dirección, que define el área física de la memoria o E / S a acceder. Y el byte de permitir que se describirá posteriormente con esta línea de dirección (A31 A3) (BE7 # BE0 #) para formar un bus de direcciones, que define el área física de memoria o de E / S se accede. El procesador Pentium puede abordar 4 gigabytes de espacio de memoria física y 64 Kbytes de espacio de direcciones de E / S. Cuando se ingresa la dirección A31 A5, el procesador ejecuta un ciclo dentro del cable. Al emitir una dirección, se maneja con el mismo reloj que la señal ADS #. La dirección es válida desde el reloj en el que se afirma el número de ADS hasta que se confirma AHOLD o hasta el reloj después del número de NA anterior o el último número de BRDY.
AP: pin de paridad de dirección bidireccional para la línea de dirección del procesador
BE 7 # 0 #: Señal de habilitación de bytes, define el área física de la memoria o E / S a acceder.
CACHE #: Indica la posibilidad de caché. En el caso de una lectura, se indica la capacidad de almacenamiento interno del ciclo y, en el caso de una escritura, se indica la escritura regresiva de la ráfaga. En el caso de un ciclo de lectura, el pin CACHE # indica si el procesador Pentium puede almacenar ese ciclo en caché. Cuando se confirma CACHE # en el ciclo de lectura, se convierte en el relleno de la línea de caché cuando KEN # está activo y regresa al procesador.
LOCK #: bloqueo del bus Indica que el procesador está ejecutando un ciclo de lectura, modificación y escritura en el que no se puede abrir un bus externo entre un ciclo de lectura y un ciclo de escritura. Se activa por ADS # del primer ciclo de bus bloqueado, y se vuelve inactivo después de que BRDY # regrese al último ciclo de bus bloqueado.
Acceso a memoria cuando M / IO #: 1, acceso de E / S cuando 0.
W / R #: 1 Representa el ciclo de lectura cuando el ciclo de escritura es 0.
Cuando D / C #: 1 representa el código / ciclo especial cuando el ciclo de datos es 0.
SCYC: pantalla de ciclo dividido. Indica que más de dos ciclos fueron bloqueados juntos.
PWT: escritura de la página. Cuando se afirma PWT para lectura o escritura, la línea se guarda o mantiene en un estado compartido.
PCD: la capacidad de caché de la página está desactivada. Cuando el modo real o la paginación están deshabilitados, el pin PCD refleja la desactivación de caché del registro 0 de CONTROL.
La señal ADS # es utilizada por el circuito de bus externo como una señal que indica que el procesador ha iniciado un ciclo de bus. Es decir, el sistema externo está configurado para poder muestrear el pin de definición del ciclo del bus en el borde ascendente del siguiente reloj después de que el reloj ADS # se active. Esta señal ADS # se activa en el primer reloj del ciclo de bus y se vuelve inactiva en los ciclos siguientes.
Tarea de solución
Supongamos ahora que el sesgo entre la salida del reloj de la CPU desde la matriz de puertas de control de la CPU y el reloj de retorno que retrocede el reloj de la CPU es 0. En este momento, el valor típico de la inclinación puede establecerse en 0, pero el valor teórico fluctúa dentro del rango de ± 50% a 60%. Además, el valor teórico también varía dependiendo de la formación y falla de los chips. Supongamos ahora que la señal ADS # tiene un retraso mínimo de 0,5 ns con respecto al reloj de la CPU. En este momento, el reloj de funcionamiento interno de la matriz de puertas de control de la CPU también para tener retardo producido por el mismo único reloj de la CPU, ADS # señal y, y el reloj de funcionamiento interno se convierte en completamente sincronizada (ADS # señal para el reloj de funcionamiento interno La cantidad de retraso es 0). En este caso, la señal ADS # no se puede muestrear. Como resultado, surge el problema de que la computadora no funciona incluso cuando se enciende.
La presente invención se ha realizado en vista de estos puntos, es posible muestrear de forma fiable la señal ADS #, para proporcionar un método de interfaz de CPU que se puede establecer la cantidad de retardo # ADS # anchura y ADS forma programable Apunta.
Solución
Para lograr el objeto anterior, el método de interfaz de la CPU de la presente invención incluye una CPU para enviar una señal estroboscópica de dirección (ADS #) que indica el inicio del ciclo, en un sistema de ordenador que comprende un controlador de la CPU para controlar la CPU, el controlador CPU Tiene un circuito de control de ancho ADS # que expande el ancho de la señal ADS # en un valor predeterminado en respuesta a una señal de control ingresada desde el exterior.
Además, tiene un circuito de retardo para retrasar la señal ADS #. El ancho y la cantidad de retardo de la señal ADS # son programables por un registro. De acuerdo con la presente invención, el mal funcionamiento se puede eliminar controlando la señal ADS # de la CPU. Es decir, cuando la computadora está encendida, de manera predeterminada, el ancho de la señal ADS # se expande en aproximadamente 1.5 relojes. Al hacer esto, el circuito interno puede muestrear confiablemente el ADS #. Además, una vez que ADS # se muestrea, tiene un mecanismo de retención para mantenerlo. Además, cuando la señal ADS # de la CPU se puede minimizar, tiene un mecanismo que puede agregar un retraso a la señal ADS #, y este retardo es programado de manera programable por el registro. Además, el ancho de la señal ADS # se puede cambiar mediante un pin externo (el ancho ADS # se establece en 1,5 CLK o 1 CLK), y después del encendido, se puede configurar mediante un registro.
Ejemplos
Descripción de las formas de realización preferidas A continuación se describirá una realización de la presente invención con referencia a los dibujos. La figura 1 es un diagrama de bloques que muestra una realización de una computadora a la que se aplica el sistema de control de reloj de la presente invención. Como se muestra en la figura, por ejemplo, Pentium (P54C) de Intel Corporation, EE. UU. Se aplica a la CPU 1. La CPU 1 está conectada a la matriz de puertas de control de CPU 5 a través de un bus de datos de 64 bits 3. Una DRAM 7 principal de 64 bits está conectada al bus de datos 3. Además, la CPU 1 y la matriz de puertas de control de CPU 5 están conectadas a través de un bus de control 9. El bus de control 9 suministra la señal ADS # y la salida de señal BE 7 0 desde la CPU 1 al conjunto 5 de puertas de control de CPU. La señal ADS # es una señal que indica el inicio de un ciclo de bus, al comienzo de un ciclo de bus, un periodo de 'tiempo de dirección (T1)', la CPU 1 es de salida al bus común 11 que se describirá dirección más tarde, información de control de definición de ciclo de bus Y lo envía al bus 9. Además, la CPU 1 activa la señal ADS (estado de la dirección) # para indicar que la dirección correcta y la información de definición del ciclo del bus están en el bus. Tenga en cuenta que # indica que la señal está activa baja. El bus de datos 3 y el bus de control 9 constituyen un bus de CPU.
El conjunto 5 de puertas de control de CPU está compuesto por un chip y está constituido por un bloque de accionamiento de bus de datos, un bloque de control de CPU, un mapeador DRAM, un bloque de control DRAM y un bloque de verificación de ciclo de CPU. Register datos de otros ,, cada selectores de bloque, el circuito de control de retardo de ADS #, reloj de circuito de control de retardo de la salida a la CPU, el reloj / RESET / suspender circuito de control, se proporciona el circuito adicional para la prueba. La matriz de puertas de control de CPU 5 está conectada a un controlador ISA 15 que controla un bus ISA (no mostrado) a través de un bus VL 13. El bus VL 13 está compuesto por un bus de datos 17 de 32 bits, un bus de control 19 y similares. Una DRAM 21 extendida de 32 bits está conectada al bus 17 de datos de 32 bits. El bus 19 de control transfiere la señal VADS # (la señal ADS # en el bus VL), la señal VBE 30, A 02 y similares. La señal VADS # es una señal obtenida al convertir la salida de señal ADS # de la CPU 1 en un bus VL por la matriz 1 de la puerta de control de la CPU. Además, a partir de la salida de señal BE 7 0 # de la CPU 1, se generan la señal VBE 3 0 # y la señal A 02 para el bus VL. El método de conversión se describirá más adelante.
bus común 11 se obtiene mediante un bus común de la CPU y el bus VL, en el que los datos de dirección común A31 03, MIO # señal, # señal de corriente continua, y la señal WR # entre el bus de CPU y el bus VL. Como se describió anteriormente, cuando la CPU es Pentium, el ancho del bus de datos es de 64 bits. Por esta razón, el direccionamiento se realiza en unidades de 64 bits (8 bytes). Por lo tanto, dado que los 3 bits más bajos del bit 0 2 son innecesarios, los datos de dirección A 31 03 se envían al bus común 11. MIO # señal es una señal que indica una dirección de memoria o la dirección de E / S, cuando MIO # es alta, la dirección de memoria se emite por la CPU 1, cuando MIO # es en un nivel bajo, la dirección de E / S es la salida. La señal DC # es una señal que indica datos de datos y control, lo que significa datos cuando DC # está en un nivel alto, y datos de control cuando DC # está en un nivel bajo. Además, la señal WR # significa 'escribir' cuando está en un nivel alto y 'leer' cuando está en un nivel bajo.
El controlador VGA 23 es un controlador de control de visualización de la especificación VGA y está conectado al bus común 11 y al bus de control 19. El bus común 11 se usa para intercambiar direcciones A 31 03 y varias señales MIO #, DC #, WR # entre la CPU 1, el controlador ISA 15 y el controlador VGA 23.
La figura 2 es un diagrama de bloques de un circuito de control de ADS # provisto en el conjunto de puertas de control de CPU mostrado en la FIG. Como se muestra en la figura, el circuito de control de ADS incluye un circuito de control de ancho ADS # 31 y un circuito de control de retardo ADS # 33. El circuito de control de ancho de ADS # 31 incluye un registro de control de retardo 39, un circuito de retardo 35 y una puerta OR 37. El circuito de retardo 35 retrasa la señal ADS # de entrada por un ancho de reloj o 1,5 ancho de reloj. El registro de control de retardo 39 realiza el cambio entre 1.5 CLK y 1 CLK. La puerta OR 37 ORs la señal ADS # antes del retardo y la señal ADS # después de la salida de retardo del circuito de retardo 35. Como resultado, ADS retardados # señal o se muestra en la se toma ADS # señal y la fig. (B) se muestra en la Fig. 3 (a), como resultado, se abrieron anchura como se muestra en la Fig. (C) Señal ADS # se obtiene. El circuito de control de retardo ADS # 33 está compuesto por un registro de control de retardo 39 y un circuito de retardo 41, y establece que la cantidad de retardo de ADS # sea programable.
Cada bit y función del registro de control de retardo son los siguientes.
ADS # Reg. De retardo de control
Cuando el bit 7: 0, ADS # ancho 1.5 CLK, cuando 1 ADS # ancho 1 CLK
bit 6 - 4:
bit 6 bit 5 bit 4 valor de retardo
0 0 0 predeterminado
0 0 1 Valor predeterminado + 0,6 ns
0 1 0 Valor predeterminado + 1.2 ns
0 1 1 Valor predeterminado + 1.8 ns
1 0 0 Valor predeterminado + 2.4 ns
1 0 1 Valor predeterminado + 3.0 ns
1 1 0 Valor predeterminado + 3.6 ns
1 1 1 Valor predeterminado + 4.2 ns
bit 3 - 1: sin usar
La figura 4 es un diagrama de circuito detallado del circuito de control de ADS # mostrado en la FIG. Como se muestra en la figura, en el circuito 31 de control de ancho de ADS, la salida del registro 39 de control de retardo y la señal ADS 1 CK se suministran a la puerta AND 43. La señal ADS 1 CK es una señal para controlar el ancho ADS #, y es una señal para controlar ADS # a 1 CLK ancho cuando 1 y 1.5 CLK ancho cuando 0. Esto se proporciona para que ADS # siempre muestree cuando la computadora está encendida. Esto es porque, al poner en marcha el primer ordenador, se superponen varias condiciones adversas, tales como los descritos en la descripción de la técnica anterior, cuando los anuncios incapaces # muestras, el equipo no funciona en absoluto, porque el sistema cuelga, Para evitar esto, la señal ADS 1 CK se establece en 0 y el ancho del ADS # se extiende a 1.5 CLK para que el ADS # se pueda muestrear de manera confiable bajo cualquier condición. La puerta AND 43 pasa la señal ADS 1 CK de '0' cuando la salida del registro 39 es '0'. Dado que el registro 39 se borra a cero cuando se conecta la alimentación, la salida del registro 39 pasa a ser '0', y se pasa la señal ADS 1 CK que indica el ancho de 1,5 CLK. Para restablecer el ancho de ADS # después de reiniciar la computadora, configure el bit 7 del registro 39 en '1' para bloquear la señal ADS 1 CK y devuelva el ancho ADS # a 1 reloj. El circuito de retardo 47 es un circuito de retardo para expandir el ancho de la señal ADS # a 1.5 CLK. Cuando la señal ADS 1 CK es '0', la puerta AND 45 pasa la señal ADS # de 1,5 CLK de ancho. Como se describió anteriormente, la puerta OR 37 ORs la señal ADS # de 1 CLK de ancho y la señal ADS # de 1,5 CLK de ancho. ADS # control de retardo del circuito 33, la cantidad de retardo ADS # respectivamente 0.6ns, 1.2ns, 1.8ns, 2.4ns, 3.0ns, 3.6ns, 4.2ns circuito de retardo retrasar respectivamente 49 y 51, y 53,55,57,59,61, la señal de salida del circuito de retardo 49,51,53,55,57,59,61, de acuerdo con la señal de selección aplicado a la salida ya sea la señal retardada Un selector 63, un registro 39 para dar una señal de selección al selector 63, y un circuito de retención (flip-flop) 65 para mantener la señal ADS # emitida desde el selector 63. La salida (ADS #) del circuito de retención 65 es realimentada a la entrada del circuito de control 31 por el ADS # a través del ADS # 67 a través de la puerta OR 67.
De acuerdo con la configuración anterior, mediante el establecimiento de '0' a la señal ADS1CK tiempo de encendido de la computadora, la anchura de la ADS # se puede extender a 1.5CLK, control CPU Matriz de puertas 5 muestras fiable ADS # Tu puedes Después del encendido de la computadora, el registro 39 puede cambiar de manera programable el ancho de un reloj o 1.5 relojes. Una vez que se muestrea el ADS #, se bloquea. Además, el ADS # puede retrasar el tiempo en 0,6 ns a 4,2 ns con respecto al valor predeterminado mediante el circuito 33 de control de retardo ADS #. Esta cantidad de retraso es programada por el registro 39.
Efecto de la invención
Como se describió anteriormente, con la anchura de la ADS # De acuerdo con la presente invención puede ser extendida a programable, es posible retrasar la ADS # forma programable un reloj de operación interna de la matriz de puertas ADS # señal y control de la CPU Se puede evitar que estén perfectamente sincronizados entre sí, de modo que sea posible prevenir de manera confiable un mal funcionamiento incluso si se ingresa el número ADS en cualquier momento.
La figura 1 es un diagrama de bloques que muestra un ejemplo de un sistema informático al que se aplica el sistema de interfaz de CPU de la presente invención.
La figura 2 es un diagrama de circuito de un circuito de control de ancho ADS # y un circuito de control de retardo ADS # provisto en el conjunto de puertas de control de CPU mostrado en la figura 1.
La figura 3 es un diagrama de forma de onda que muestra la señal ADS #, la señal ADS # retrasada y la salida OR de estas señales.
La figura 4 es un diagrama de circuito detallado del circuito de control de ADS # y el circuito de control de retardo ADS # mostrado en la figura 2.
1 CPU, 5 CPU matriz de puertas de control, 7 DRAM principal, 15 controlador ISA, 21 se extienden DRAM, el controlador 23 VGA, 31 ADS circuito # control de ancho, 33 ADS circuito de control # de retardo, circuito de retardo 35, 37 puertas OR, control 39 de retardo Registro, 41 circuito de retardo, 43, 45 Y puerta, 47, 49, 51, 53, 55, 57, 59, 61 circuito de retardo, 63 selector
Reclamo
Una CPU para enviar una señal estroboscópica de dirección que indica el comienzo de la reivindicación 1 ciclo (ADS #), en un sistema de ordenador que comprende un controlador de la CPU para controlar la CPU, el controlador de la CPU, en respuesta a una señal de control introducida desde el exterior Y un circuito de control de ancho ADS # para expandir el ancho de la señal ADS # en un valor predeterminado.
2. El método de interfaz de CPU de acuerdo con la reivindicación 1, que comprende además un medio de retención para enganchar la señal ADS #.
3. El método de interfaz de CPU de acuerdo con la reivindicación 1, en el que dicho circuito de control de ancho ADS # tiene medios para establecer de manera programable el ancho de dicha señal ADS #.
La reivindicación 4, en el que la CPU del controlador 1 se compone de una matriz de puertas punta, y un ADS pin de entrada de conmutación # anchura exterior, el circuito de control de ancho de # ADS de encendido del sistema de ordenador, el cambio de la clavija de entrada externa 2. El sistema de interfaz de CPU de acuerdo con la reivindicación 1, en el que el ancho de dicho ADS # se expande en una cantidad predeterminada de acuerdo con una señal.
5. Método de interfaz de CPU según la reivindicación 4, que comprende además un registro para conmutar el ancho de la señal ADS # después de encender el sistema informático.
6. El sistema de interfaz de CPU de acuerdo con la reivindicación 1, que comprende además medios para retrasar la señal ADS #.
7. El sistema de interfaz de CPU de acuerdo con la reivindicación 6, que comprende adicionalmente medios para establecer de manera programable una cantidad de retardo por dichos medios de retardo.
Dibujo :
Application number :1997-016283
Inventors :株式会社東芝
Original Assignee :永江明人