Un circuito de selección de interruptor que permite el suministro selectivo de tensiones con diferentes señales
Descripción general
 interruptores de selección de los circuitos del interruptor de selección] Esta invención asegura estado de aislamiento entre puede ser un circuito de alimentación de tensión suministra selectivamente una tensión que tiene un signo diferente, un terminal de entrada 2 para recibir un HVP tensión positiva, recibiendo el voltaje negativo HVN terminal de entrada 3, la señal lógica de control CS1 para recibir control de terminal de entrada 5, terminal de salida de tensión de salida 4 para proporcionar OUT y la CS1B señal de tensión de control en función de la señal lógica de control CS1, los medios de control (11, 13 para generar una HVNC , 14, 15, 16). Los terminales de entrada primero y segundo 2, 3 están conectados al terminal de salida 4 a través del primer y segundo transistores 9, 10. La señal de tensión de control de selección CS1B de la unidad de control a las puertas de control de los transistores primero y segundo 9 y 10, mediante el suministro de la HVNC, el terminal de salida 4 a una de las primera y segunda terminales de entrada 2 y 3 La conexión está hecha.
Campo técnico
La presente invención se refiere a un circuito conmutador de selección que permite el suministro selectivo de tensiones que tienen diferentes signos.
Antecedentes de la técnica
Actualmente, en el campo de los circuitos integrados, el uso de circuitos de suministro de tensión que suministran tensiones con signos opuestos se está desarrollando para la alimentación selectiva de un solo y mismo circuito. Por ejemplo, la Patente de EE.UU. Núm. 5.077.691, la puerta de control del transistor de memoria está sesgado ya sea a la, como tensión de polarización Flush positiva o negativa está adaptado para ser generado por el circuito del tipo bomba de carga De la memoria se describe.
Tarea de solución
Seleccionado en este tipo de memoria, con el fin de reducir el transistor de memoria tiempo sesgo es permanentemente entre sí a fin de generar una tensión de polarización, utilizando el circuito del interruptor de selección, la parte de salida de uno de estos voltajes Y al mismo tiempo, es preferible garantizar el estado de aislamiento entre los circuitos de suministro de tensión.
Solución
Por consiguiente, la presente invención tiene un primer terminal de entrada para recibir una primera tensión positiva, un segundo terminal de entrada para recibir la tensión negativa, el primer terminal de entrada de control para recibir una primera señal de control, el terminal de entrada 1 Un terminal de salida que está conectado a los terminales de entrada primero y segundo a través del primer transistor y el segundo transistor y que es un terminal de salida para proporcionar un voltaje de salida al ser conectado selectivamente a los terminales de entrada primero y segundo, Y medios de control para generar un voltaje de control en función de la señal de control suministrada a la compuerta de control del transistor que conecta selectivamente el terminal de salida a uno de los terminales de entrada .
Ejemplos
Otras características y ventajas de la presente invención se pueden entender más claramente a partir de la siguiente descripción con referencia a los dibujos adjuntos. La figura 1 muestra un diagrama de bloques de un circuito interruptor de selección 1 realizado de acuerdo con la presente invención. Este circuito 1 comprende, por ejemplo: un primer terminal de entrada 2 para recibir un voltaje positivo HVP generado por un generador de voltaje de tipo bomba de carga a partir de un voltaje de suministro VCC, por ejemplo un voltaje de suministro VCC segundo terminal de entrada para recibir una HVN tensión negativa generada por el generador de tensión del tipo de bomba de carga 3, la salida de tensión OUT terminal de salida 4 para suministrar una señal lógica de control de control CS1 terminal de entrada 5 para la recepción de la y el terminal de salida 4 cuando el CS1 señal está en el primer estado (CS1 = 0) está conectado al terminal de entrada 2, el terminal de salida 4 es un terminal de entrada 3 cuando la señal de CS1 está en un segundo estado (CS1 = 1) Medios de control y aislamiento (que se describirán más adelante) de modo que los terminales de entrada 2, 3 estén aislados entre sí, independientemente del estado de la señal de control CS1.
Como se describirá más adelante, el circuito descrito aquí se producirá mediante una técnica de MOS que utiliza un sustrato de tipo P como en la técnica anterior. La invención puede implementarse típicamente en un circuito integrado, pero también puede realizarse con elementos discretos.
El terminal de entrada 2 está conectado al terminal de salida 4 a través de un transistor de tipo P 9, la fuente está conectada al terminal de entrada 2, y el drenaje está conectado al terminal de salida 4. La puerta de control del transistor 9 recibe una CS1B señal de control, adaptado para activar o desactivar dependiendo del estado de la CS1B señal, estado de la CS1B señal dependen de la estado de la señal de CS1. El pozo del transistor 9 está conectado a la fuente para polarización positiva.
El terminal de entrada 3 está conectado al terminal de salida 4 a través del transistor de tipo P 10, la fuente está conectada al terminal de entrada 3, y el drenaje está conectado al terminal de salida 4. La puerta de control del transistor 10 recibe la señal de control HVNC y se enciende o apaga según el estado de la señal HVNC. El pozo del transistor 10 está polarizado positivamente, por ejemplo, al estar conectado al terminal de entrada 2.
Suponiendo que el HVP voltaje mayor que VCC, el CS1B señal, por ejemplo, el circuito elevador de tensión (refuerzo formado por dos inversores 13 y 14 conectados en serie entre la puerta de control del terminal de entrada de control 5 y el transistor 9 Circuito). Este primer inversor está conectado entre la tensión de alimentación VCC y tierra, y el segundo inversor está conectado entre la tensión HVP y tierra. Entonces, cuando CS1 es VCC (CS1 = 1), CS1B se convierte en HVP (CS1B = 1) y OUT = HVN se obtiene. Cuando CS 1 es 0 voltios (CS 1 = 0), CS 1 B llega a 0 voltios (CS 1 B = 0), OUT = HVP se obtiene. Por supuesto, en el caso de HVP ≦ VCC, los inversores 13 y 14 son innecesarios. Cabe señalar que el voltaje HVP puede ser variable. Por lo tanto, es totalmente posible obtener HVP> VCC para CS 1 = 0 y HVP Señal HVNC se genera a partir de la célula de la bomba 11 que se describirá a continuación, la célula recibe una tensión negativa VNC aparece en el terminal de entrada 6 del circuito 1, una tensión HVNC genera a partir de la tensión negativa VNC, la tensión HVNC mayor que HVN Tener valores absolutos. El terminal de entrada 6 es el mismo que el terminal de entrada 3 cuando VNC = HVN.
2 y comprende lo siguiente: una entrada 21 para recibir la tensión VNC, una salida 22 para proporcionar la tensión HVNC, y un reloj recibido en los terminales de entrada 7, 8 del circuito 1 Dos entradas 23, 24 para recibir las señales CK 1, CK 2.
célula de bombeo 11 también se compone de: una fuente conectada al terminal de entrada 21, el tipo de transistor 1P 17 que tiene un drenaje conectado al terminal de salida 22, un drenaje conectado al terminal de entrada 21, una primera fuente de transistor está conectado a la puerta de control 17, el tipo de transistor 2P 18 de una puerta de control conectado al terminal de salida 22, el primer polo está conectado a la puerta de control del primer transistor 17, conectado al segundo polo al terminal de entrada 23 Un primer condensador 19 y un segundo condensador 20 que tienen un primer polo conectado al terminal de salida 22 y un segundo polo conectado al terminal de entrada 24.
En la práctica, los condensadores 19 y 20 se forma de, por ejemplo, de tipo P transistores, respectivamente, el primer polo de los condensadores corresponde a la puerta de control, el segundo polo corresponde a la de drenaje y la fuente. El primer polo de los condensadores 19, 20 está conectado a la entrada 12 de la celda 11.
Por ejemplo, el CK1 señal, CK2, respectivamente, de la Fig. 3 (a), ilustrada en la señal A, en B (b), estas señales se conmutan entre VCC y 0 voltios. Asumiendo que la señal A es inicialmente '0' y la señal B es inicialmente VCC, las señales A y B serán: Como la señal A establece a VCC, la señal B cae a '0' , Y al establecer la señal B en VCC, la señal A cae a '0', y luego esta señal A se eleva hacia VCC y así sucesivamente.
En la celda 11, se transfiere una carga negativa desde la entrada 21 en el borde descendente de la señal A, en cuyo momento el transistor 17 está encendido. En el borde ascendente de esta señal A, el transistor 17 se apaga. En el flanco descendente de la señal B, la tensión de salida HVNC aumenta el valor absoluto por VCC.
Los pocillos de ambos transistores de tipo P de la célula de bomba 11 están polarizados positivamente. Estos transistores, por ejemplo, medios conductores (no mostrados) (por ejemplo, líneas conductoras se crean en la capa de metal del circuito) está conectado al terminal de entrada 2 a través de la va a recibir el HVP voltaje.
El circuito 1 tiene dos transistores tipo P 15, 16, cuya fuente y pozo están conectados al terminal de entrada 2 y cuya puerta de control recibe la señal CS 1 B. Estos transistores tienen la función de aislar los terminales de entrada 3, 6 del terminal de salida 4 cuando se desee cuando se aplica una tensión positiva HVP al terminal de salida 4 (CS1 = 0). El drenaje del transistor 15 está conectado a la entrada 12 de la celda 11. El drenaje del transistor 16 está conectado a la puerta de control del transistor 10. Cuando CS 1 B = 0, los transistores 10, 17 se desactivan aplicando un voltaje positivo (HVP en el ejemplo descrito) a sus puertas de control. En ese momento, OUT = HVP se obtiene. Cuando CS 1 B = 1, OUT = HVN se obtiene. En ese caso, los terminales 2, 4 están aislados entre sí por el transistor 9 cuya compuerta de control está a una tensión mayor o igual a la tensión que aparece en el drenaje y la fuente.
La figura 4 muestra un diagrama de bloques de una parte de un segundo circuito de conmutador de selección realizado de acuerdo con la presente invención. Este circuito es similar al descrito con referencia a la figura 1 para elementos no mostrados en la figura 4. Cuando CS1 = 0 (es decir, cuando OUT = HVP), las entradas 23, 24 de la celda 11 son Y para aislarlo de los terminales de entrada 7, 8 del circuito.
En la figura 4, se inserta un transistor de aislamiento 26 de tipo N entre el terminal de entrada 7 del circuito y la entrada 23 de la celda 11. En este transistor de aislamiento 26, el drenaje está conectado a la entrada 23 y la fuente está conectada al terminal de entrada 7. La puerta de control del transistor de aislamiento 26 está conectado a la terminal de entrada de control 5 a través del transistor 28, el transistor 28, la puerta de control está sesgado a VCC, la fuente está conectada al terminal de entrada 5, un drenaje para la puerta de control del transistor 26 Y está conectado.
Un transistor de aislamiento 27 de tipo N se inserta entre el terminal de entrada 8 del circuito y la entrada 24 de la celda 11. En este transistor de aislamiento 27, el drenaje está conectado a la entrada 24 y la fuente está conectada al terminal de entrada 8. La puerta de control del transistor de aislamiento 27 está conectado a la terminal de entrada de control 5 a través del transistor 29, el transistor 29, la puerta de control está sesgado a VCC, la fuente está conectada al terminal de entrada 5, un drenaje para la puerta de control del transistor 27 Y está conectado.
El conjunto descrito con referencia a la figura 4 sirve para permitir que los condensadores 19, 20 estén aislados de los terminales de entrada 7, 8 cuando el circuito de interruptor de selección se activa para aplicar la tensión HVP al terminal de salida 4. . Este conjunto tiene numerosas ventajas. Este conjunto puede aislar los terminales de entrada 3, 6 del terminal de salida 4 al evitar (bombear) la interferencia de la tensión positiva suministrada a las puertas de control de los transistores 10, 17. Esto es preferible cuando el voltaje positivo es el voltaje HVP. Manteniendo las señales CK1, CK2 en estado constante, se puede alcanzar el mismo resultado. Esta solución podría contemplarse si estas señales se generaran con el único propósito de establecer la velocidad operativa de las celdas de un solo circuito de conmutación de selección. Por ejemplo, si se desea suministrar un voltaje positivo al terminal de salida de un circuito y el voltaje negativo al terminal de salida del otro circuito usando dos circuitos de interruptor de selección, la misma configuración de velocidad No será posible usar la señal (des signaux de cadence) para establecer la velocidad de funcionamiento de esas células de la bomba (esto se hace duplicando las celdas utilizadas para generar estas señales Significa elevar el problema de las demandas espaciales). En el conjunto mostrado en la figura 4, de acuerdo con la hipótesis descrita anteriormente, se puede usar la misma señal de ajuste de velocidad. Así, en la Fig. 3 (a), es posible proporcionar una señal mostrada en (b) generado de forma iterativa, sin perturbar el VHP tensión, el terminal de salida de forma independiente tanto la tensión del circuito interruptor de selección .
La figura 5 muestra un circuito de conmutador de selección de la presente invención diseñado para suministrar selectivamente una tercera tensión positiva VP inferior a HVP al terminal de salida 4. En el circuito mostrado en la figura 5, a excepción de los elementos mostrados en la figura 1 (con los mismos números de referencia), este circuito 1 de interruptor de selección tiene un transistor 31 de tipo P. El transistor 31 tiene un drenaje conectado al terminal de salida 4, una fuente conectada al terminal de entrada 32 que recibe la tensión positiva VP, y una puerta de control conectada a la salida del inversor 14. Un inversor 30 está interpuesto entre el inversor 14 y la puerta de control del transistor 9. Además, el drenaje de este transistor 9 está conectado al terminal de salida 4 a través del transistor de aislamiento de tipo P 25. La fuente del transistor 25 está conectada al drenaje del transistor 9, y el drenaje está conectado al terminal de salida 4. Los pocillos de los transistores 25 y 31 están polarizados positivamente, por ejemplo al estar conectados a la fuente del transistor 9. La puerta de control del transistor 25 está polarizada por un voltaje positivo menor que HVP.
El circuito de la figura 5 también tiene una puerta lógica NOR 34. Esta puerta 34 se proporciona entre la tensión HVP y tierra y recibe la señal invertida de CSB 1 en la primera entrada (esta señal se proporciona a partir de la salida del inversor 30). La segunda entrada de la puerta 34 está conectada al terminal de entrada 33 del circuito, que recibe la señal lógica de control CS2. La salida de la puerta 34 está conectada a las puertas de control de los transistores 15 y 16. Por lo tanto, los transistores 15, 16 ya no están directamente controlados por el inversor 14.
. En el conjunto ilustrado en la figura 5, el terminal de salida 4 está conectado a los siguientes pines: CS1 es VCC (CS1 = 1) y CS2 es de 0 voltios (CS2 = 0) cuando el terminal de entrada 3, Si CS1 y CS2 son VCC ambos (CS1 CS2 = = 1), el terminal de entrada 2 y ,, CS1 es 0 voltios (CS1 = 0) y CS2 son VCC (CS2 = 1) cuando el terminal de entrada 32.
En el primer caso, los transistores 15 y 16 están en el estado apagado. De ese modo, la conexión de los terminales 3 y 4 está habilitada. El transistor 31 está en un estado apagado. De ese modo, el terminal de entrada 32 está aislado del circuito. Aunque el transistor 9 está encendido, el transistor 25 está en el estado desconectado. Como resultado, el terminal de entrada 2 está aislado del terminal de salida 4. También es posible colocar el transistor 25 entre el terminal de salida 4 y el transistor 31, en este caso, la puerta de control del transistor 31 está conectado a la salida del inversor 30, la puerta de control del transistor 9 está conectado a la salida del inversor 14 . En este caso, debido a OUT = HVN, el terminal de entrada 2 se aísla apagando el transistor 9 y el terminal de entrada 32 se aísla mediante el transistor 25. Debe observarse en esta configuración que la puerta de control del transistor 25 está polarizada a un voltaje inferior a VP (que fuerza la generación de voltaje adicional).
En otros casos (cuando OUT es diferente de HVN), los transistores 15 y 16 están encendidos y el terminal de entrada 3 está aislado del circuito. En el segundo caso (OUT = HVP), el transistor 31 aísla el terminal de entrada 32 del circuito (o el transistor 25 se coloca entre el terminal de salida 4 y el terminal de entrada 32 y OUT es igual a VP En el caso, el terminal de entrada 32 está aislado del circuito). Luego, en el último caso (OUT = VP), el terminal de entrada 2 (o, en el caso donde el OUT = HVP, terminal de entrada 2) está aislado del terminal de salida, el transistor 9 (o el transistor 31) en el estado off Ahí
Obviamente, los inversores 13 y 14 se vuelven innecesarios cuando HVP ≦ VCC. En este caso, la puerta de control del transistor de aislamiento 25 recibe un voltaje diferente inferior a HVP (y superior a VP) en lugar del voltaje VCC como se muestra en la FIG. Quedará claro que el voltaje HVP puede ser variable. Por lo tanto, HVP> VCC se obtiene cuando CS1 = 0, y HVP Circuito mostrado en la Fig. 5 es particularmente digno para el sesgo de las puertas de control del transistor de puerta flotante de la memoria de tipo EEPROM flash, una alta tensión positiva o negativa durante borrado y las operaciones de escritura, y, durante una operación de lectura A la tendencia actual de suministrar un bajo voltaje positivo en estas puertas. Aunque dicha cuestión no se muestra en la figura 5, es posible y conveniente modificar el circuito mostrado en la figura 5 a lo largo de la descripción hecha con referencia a la figura 5.
Efecto de la invención
La figura 1 es un diagrama de bloques de un primer circuito de acuerdo con la presente invención.
La figura 2 es un diagrama de bloques de una célula de bomba utilizada en la presente invención.
La figura 3 es un diagrama de tiempos de una señal de control para una señal de bomba utilizada en la presente invención.
La figura 4 es un diagrama de bloques de un segundo circuito de acuerdo con la presente invención.
La figura 5 es un diagrama de bloques de un tercer circuito según la presente invención.
1 circuito de interruptor de selección 1,
2 un primer terminal de entrada para recibir el primer voltaje positivo HVP,
3 segundos terminal de entrada que reciben voltaje negativo HVN,
4 terminales de salida para suministrar el voltaje de salida OUT,
5 un primer terminal de entrada de control para recibir la primera señal lógica de control CS 1,
6 terminales de entrada que reciben voltaje negativo VNC,
7 cuarto terminal de entrada para recibir la señal de reloj CK 1 indicada por la señal A,
Un quinto terminal de entrada para recibir la señal de reloj CK 2 indicada por la señal de ocho B,
9 primer transistor que recibe la señal de tensión de control CS 1 B en la puerta de control,
Un segundo transistor que recibe una señal de voltaje de control HVNC en 10 compuertas de control,
Una célula de bomba que tiene 11 entradas 12, 21 24 y una salida 22,
Inversor conectado en serie que forma un circuito elevador de voltaje de 13, 14,
15, 16, 28, 29 transistor de control,
Voltaje de la fuente de alimentación VCC,
17, 18 Transistor de la bomba,
19, 20 condensador de la bomba,
25, 26, 27 transistores aislantes,
30 inversor,
31 tercer transistor que recibe la tensión de control CS 1 B en la puerta de control,
32 un tercer terminal de entrada para recibir el segundo voltaje positivo VP,
33 un segundo terminal de entrada de control para recibir la segunda señal lógica de control CS2,
34 puerta lógica NOR.
Reclamo
Reivindicaciones: lo que se reivindica es: 1. Un circuito que comprende: un primer terminal de entrada para recibir un primer voltaje positivo (HVP); un segundo terminal de entrada para recibir un voltaje negativo; Un primer terminal de entrada de control (5) para proporcionar una tensión de salida (SALIDA) al estar conectado selectivamente a uno de los terminales de entrada, en el que el primer transistor (9) y Un terminal de salida (4) conectado a los terminales de entrada primero y segundo (2, 3) a través de un segundo transistor (10), y un terminal de salida (4) conectado al terminal de entrada a conectado selectivamente a uno, la tensión de control del transistor suministrada a la puerta de control del control (9,10) (CS1B, HVNC) medios para generar como una función de dicha señal de control (CS1) (11 , 13, 14, 15, 16). Circuito.
2. Un tercer terminal de entrada (32) para recibir una segunda tensión positiva (VP), estando conectado dicho tercer terminal de entrada (32) a dicho terminal de salida (4) a través de un tercer transistor (31) 32), un segundo terminal de entrada de control para recibir una segunda señal de control (CS2) (33), y selectivamente dicho terminal de salida (4) a uno de dichos terminales de entrada (2,3,32) para conectar la tensión de control del transistor suministrada a la puerta de control del control (9,10,31) (CS1B, HVNC) medios para generar como una función de dichas señales de control (CS1, CS2) (11,13 , 14, 15, 16, 30 y 34).
3. El circuito de acuerdo con la reivindicación 1, en el que el primer y tercer transistores de transistor están controlados por tensiones de control complementarias y, además, cuando el terminal de salida está conectado al segundo terminal de entrada, 3. Circuito interruptor de selección según la reivindicación 2, que comprende además un transistor de aislamiento (25) para aislar el primer y tercer transistores (9, 31) del terminal.
tensión de control aplicada a la puerta de control de la reivindicación 4 en el que el primer transistor (9) (CS1B) es uno cualquiera de las reivindicaciones 1 a 3, caracterizado porque se produce por el circuito elevador de tensión (13, 14) El circuito de interruptor de selección descrito en la FIG.
tensión de control aplicada a la puerta de control de la reivindicación 5 en el que el segundo la señal de reloj (CK1 recibir en un cuarto terminal de entrada (7) y el quinto terminal de entrada del circuito (8) transistor (10) (HVNC), (11) que opera a una velocidad establecida por el primer circuito de control (CK 2).
6. Dispositivo según la reivindicación 1, caracterizado porque comprende medios (16) para polarizar positivamente la puerta de control del segundo transistor (10) cuando el primer transistor (9) está encendido. El circuito de interruptor de selección descrito en la sección.
Cualquier reivindicación 2 6, caracterizado porque comprende medios para la puerta de control a un sesgo positivo de la caja de acuerdo con la reivindicación 7 en el que el tercer transistor (31) está en el segundo transistor (10) (16, 34) Un circuito de conmutación de selección según la reivindicación 1.
Medios para aislar la celda de la bomba de los terminales de entrada cuarto y quinto cuando la puerta de control del segundo transistor está polarizada positivamente, Y el circuito de interruptor de selección de acuerdo con la reivindicación 6 o 7.
Dibujo :
Application number :1997-008629
Inventors :エスジェーエス?トムソンミクロエレクトロニクスソシエテアノニム
Original Assignee :アレサンドロブリガティ、マクサンスオラ、ニコラドゥマンジュ、マールゲド