Dispositivo de memoria semiconductor que tiene circuito de escritura de prueba
Descripción general
 Se proporciona un circuito de escritura de alta velocidad capaz de acortar el tiempo de escritura de datos. ] Un transistor de conmutación TL que se enciende para proporcionar un voltaje de activación a todas las líneas de palabras en la matriz de células de memoria, un transistor de transferencia TC que conecta cada línea de bits y una línea de entrada / salida, una señal de escritura de alta velocidad un circuito lógico que controla NO cada transferencia transistor TC y calcula la φFWE y la señal de selección de columnas, la señal de datos a a ser proporcionada en el momento de la prueba, cada línea de entrada y de salida y el transistor pull-up N21 N24 para tirando hacia arriba según B, a condición de la prueba Y un transistor pull-down N 25 N 28 para tirar de cada línea de entrada / salida de acuerdo con las señales de datos C y D a escribir.
Campo técnico
La presente invención se refiere a un dispositivo de memoria semiconductor, y más particularmente a un circuito de escritura para escribir bits de prueba en una matriz de celdas de memoria en un proceso de prueba de un dispositivo de memoria semiconductor.
Antecedentes de la técnica
A medida que aumenta la integración y la miniaturización del dispositivo de memoria semiconductor, el proceso de fabricación también se vuelve difícil y el rendimiento tiende a disminuir, pero en particular, la reducción del rendimiento debido a las celdas de memoria defectuosas se convierte en un problema grave. Para resolver este problema, en un dispositivo de memoria de semiconductor general, se realiza una prueba de celda de memoria escribiendo bits de prueba en una gran cantidad de celdas de memoria después de la fabricación del chip para detectar una celda defectuosa y detectar celdas defectuosas por redundancia Estamos tratando de hacer un alivio. El circuito de escritura para esta prueba de confiabilidad debe realizar la operación de escritura de alta velocidad en respuesta al aumento en la capacidad de la memoria y la gran capacidad. La figura 1 muestra la relación entre la matriz de celdas de memoria y el circuito de escritura y se describirá.
En el conjunto de celdas de memoria, cada par de líneas de bit BL, BLB está conectado al par de líneas de entrada / salida IO, IOB a través del amplificador de detección SA y el par de puertas de columna G1, G2. Cada señal de selección de columna CSL del decodificador de columna se aplica a un par de puerta de columna correspondiente G1, G2. Además, el N2 de conmutación transistor par, N3 del circuito de escritura cerrada por la señal de escritura rápida φFW es, el bit de prueba TBL par de línea de los datos de escritura circuito 1 de conducción, TBLB un par de línea de bit BL, entre el BLB , Y un transistor de ecualización N 1 controlado por una señal de ecualización φ EQ está conectado entre el par de pares de líneas de bits de prueba TBL y TBLB. Cada celda de memoria MC se proporciona en la intersección de la línea de bit BL y la línea de palabra WL.
En el circuito de activación de datos de escritura 1, un transistor de ecualización N4 que está conectado a la señal de ecualización φ EQ está conectado entre el par de pares de líneas de bits de prueba TBL y TBLB. Las líneas de bits de prueba TBL y TBLB se suministran con la tensión de ecualización VBL a través de los transistores NMOS de suministro de tensión de ecualización N 9 y N 10 según la señal de control E, respectivamente. se proporciona complementariedad entre la línea de bit de prueba TBLB y la tensión de alimentación Vcc NMOS transistor N5 pull-up que está controlado por la señal de datos de ensayo A para la prueba entre voltaje de tierra Vss y la línea de bit de prueba complementaria TBLB Se proporciona un transistor NMOS pulldown N 7 controlado por la señal de datos C. Se proporciona un transistor NMOS pull-up N 6 controlado por la señal de datos de prueba B entre la línea de bits de prueba TBL y la tensión de alimentación Vcc. Entre la línea TBL de bit de prueba y la tensión de tierra Vss, Se proporciona un transistor NMOS descendente N 8 controlado por la señal de datos D.
Durante la escritura de prueba, se libera la conexión entre el par de líneas de entrada / salida IO y IOB y el amplificador de detección SA. Por alta velocidad φFW señal de escritura es la lógica de activación 'alto', la conmutación par de transistores N2, par de líneas bit de prueba N3 se convierte en un estado conductor TBL, TBLB y todo el par de líneas de bits BL, está conectado a la BLB . Como resultado, se escribe el mismo bit de datos en cada celda de memoria MC conectada a una línea de palabra WL de acuerdo con el estado lógico de cada señal de datos A, B, C, D. A partir de entonces, cuando las líneas de palabra WL se activan secuencialmente, se completa la escritura en todas las celdas de memoria en la matriz.
En funcionamiento normal, la conmutación de transistor N2 par, N3 se hace no conductor por la lógica de 'baja' inactivación de la FaiFW señal de grabación de alta velocidad, par de líneas bit de prueba TBL, TBLB y el par de la línea de bits BL, la conexión entre el BLB Se corta, y el par de líneas de bit BL, BLB y el par de líneas de entrada / salida IO, IOB se conectan apropiadamente mediante el par de puertas de columna G1, G2, mediante el cual se ejecuta el acceso.
Tarea de solución
El circuito de escritura como se muestra en la figura 1 requiere una región de nodo 2 en la matriz para establecer una conexión entre el par de líneas de bits de prueba TBL, TBLB y un número de pares de líneas de bit BL, BLB. En esta región 2 de nodo, existe una capacitancia de línea de bit considerablemente grande debido a la conexión de la línea de bit, y la capacitancia de línea de bit aumenta en proporción a la capacidad de la memoria. El circuito 1 de activación de datos de escritura tiene que impulsar toda su capacidad para repetir cada ciclo de escritura para el número de líneas de palabras, lo que da como resultado un tiempo de escritura prolongado. Por lo tanto, a medida que avanzan la capacidad y el grado de integración, el circuito de escritura convencional se vuelve inapropiado.
Sumario de la invención En consecuencia, es un objeto de la presente invención proporcionar un circuito de escritura de alta velocidad de un dispositivo de memoria semiconductor capaz de acortar el tiempo de escritura de datos en comparación con la técnica anterior.
Solución
Cambio de la presente invención para el propósito de proporcionar la pluralidad de dispositivo de memoria de semiconductor que es capaz simultáneamente de escritura a los datos de prueba de células de memoria, el voltaje en la unidad de disco a todas las líneas de palabras en la matriz de células de memoria durante la prueba un transistor, se proporciona una línea respectiva de bits y la línea de entrada y el transistor de transmisión conectada respectivamente, un circuito lógico para el control del respectivo transistor de transferencia mediante el cálculo de la señal de escritura rápido y la señal de selección de columna se activa durante las pruebas, durante las pruebas en el que para un transistor de pull-up cada entrada y la línea de salida para levantar, y desplegable transistor para la destrucción de las respectivas líneas de entrada y salida de acuerdo con la señal de datos proporcionado a la prueba, caracterizado porque comprende un circuito de escritura con de acuerdo que la señal de datos .
Ejemplos
En lo sucesivo, las realizaciones de la presente invención se describirán en detalle con referencia a los dibujos adjuntos.
La figura 2 muestra una relación de conexión entre el circuito de escritura y la matriz de celdas de memoria de acuerdo con la presente invención. Como se muestra en la figura, un gran número de líneas de palabras WL en las matrices de celdas de memoria 10 y 20 se pueden seleccionar selectivamente a través de un gran número de transistores de conmutación NMOS TL (18). En la pluralidad de transistores de conmutación TL, la fuente está conectada a la línea de palabra WL, y la señal de activación de línea de palabra φBIE se aplica a la puerta y al desagüe.
La pluralidad de pares de líneas de bits BL y BLB están conectados a los pares de líneas de entrada / salida IO e IOB a través de los pares de transistores de aislamiento TI1 y TI2 y el amplificador de detección SA. El par de transistores de separación TI 1 y TI 2 están controlados por una señal de separación φISO. Se proporciona un transistor de ecualización TQ, cuya compuerta está controlada por una señal de ecualización φ EQ, entre cada par de líneas de bit BL y BLB.
El primer par de entrada y de salida líneas IO0, IO0B un segundo par de líneas de entrada y de salida IO1, IO1B amplificador de detección de línea par SAL se extienden desde el amplificador de sentido SA, dispuesta en la dirección de la fila ortogonal a la SALB, además de la entrada de datos normal y de salida El bit de prueba proporcionado desde el circuito 30 de activación de datos de escritura también se transmite a la célula de memoria MC. Sense línea de amplificador de par SAL, SALB el correspondiente par de líneas de entrada y salida IO a través de diversos TC transistor transmisión intermitente a uno de los circuitos lógicos NO (21,22) (1 8) que constituyen un circuito de escritura, IOB . El circuito lógico NO ORs la señal de escritura de alta velocidad φFWE y las señales de selección de columna correspondientes CSL 0 y CSL 1. Es decir, el TC transistor de transmisión que constituye el circuito de escritura, cada par de líneas de entrada y de salida IO, IOB y el par de líneas amplificador de detección SAL, se proporciona entre el SALB, se controla por uno de los circuitos lógicos NO.
Escribir datos circuito 30 de accionamiento, conectadas, respectivamente, entre el Vcc de fuente de alimentación de tensión y las líneas de entrada-salida io0, IO1, un transistor NMOS par N21, N22 para pull-up, que es cerrada señal de datos A, la tensión de alimentación Vcc entre cada uno de las líneas de entrada complementarias IO0B, proporcionados entre el IO1B, un par de transistores NMOS N23, N24 para pull-up, que es cerrada señal de datos B, y las líneas de entrada y salida IO0, IO1 y la tensión de tierra Vss proporcionada, el par de transistores NMOS N25, N26 para desplegable que es cerrada por la señal de datos C, la línea de salida complementaria IO0B, previsto entre el IO1B y la tensión de tierra Vss, es cerrada por la señal de datos D Y los pares de transistores NMOS desplegables N 27 y N 28. La conexión entre este circuito de activación de datos de escritura 30 y el par de líneas de entrada / salida IO, IOB no requiere la región de nodo 2 como se muestra en la figura 1, y es posible llevar la porción de conexión fuera del conjunto de células .
La prueba de escritura, todas las líneas de palabras WL son accionados simultáneamente por la activación de la línea de palabra .PHI.BIE señal de activación, también por la activación de la φFWE señal de escritura de alta velocidad y la separación señales FaiISO, todo par de línea de bit BL, y BLB El par de líneas de E / S IO, IOB se puede conectar. línea de palabra señal de activación φBIE se aplica a una tensión superior a la tensión de alimentación Vcc para el acceso celda de memoria precisa, siempre que el par de entrada y de salida líneas IO, el IOB de acuerdo con los estados lógicos de las señales de datos A, B, C, D Los bits de datos se pueden escribir en todas las celdas de memoria. Estableciendo los estados lógicos de las señales de datos A, B, C y D de diversas maneras, es posible proporcionar un patrón de datos deseado a la celda de memoria. Además, también es posible proporcionar patrones de datos de prueba para cada una de las matrices de celdas de memoria (bloques) 10 y 20 suministrando apropiadamente la señal de separación φISO y la señal de activación de línea de palabras φBIE.
En funcionamiento normal, el φBIE señal de activación de línea de palabra y rápido φFWE señal de escritura se desactiva (lógica 'bajo'), las señales de datos A, B, C, ya que (voltaje de tierra) D y toda lógica convertido en 'baja' El acceso de datos a las celdas de memoria 10 y 20 se ejecuta de acuerdo con la línea de palabra seleccionada WL por la dirección, la señal de selección de columna CSL y la señal de separación φISO.
Efecto de la invención
Según la presente invención, la escritura de datos en todas las celdas de memoria conectadas a línea de palabra y par de línea de bit puede procesarse colectivamente, de modo que es posible acortar el tiempo de escritura de datos en el proceso de prueba del dispositivo de memoria semiconductor de gran capacidad Conviértete Además, no es necesario proporcionar una región de nodo dentro de la matriz para cada línea de bits para transferir los datos de prueba, y se puede evitar el retraso en la transmisión de la señal debido a la capacitancia de la línea de bit.
La figura 1 es un diagrama de circuito que muestra una relación de conexión entre un circuito de escritura convencional y una matriz de celdas de memoria.
La figura 2 es un diagrama de circuito que muestra una relación de conexión entre un circuito de escritura y una matriz de celdas de memoria de acuerdo con la presente invención.
Transistor de conmutación TL (18)
Transistor de transmisión TC (18)
Circuito lógico NO (21, 22)
Transistor pull-up N21 N24
Transistor N25 N28 desplegable
Reclamo
En el dispositivo de memoria de semiconductor que es capaz de datos prueba de escritura simultáneamente con la reivindicación 1 número de células de memoria, y un transistor de conmutación para proporcionar una tensión de accionamiento a todas las líneas de palabras en la matriz de células de memoria se activan en el momento de la prueba, cada línea de bits y en el que cada uno de los transistores de transmisión para la conexión de las líneas de entrada y de salida, respectivamente, un circuito lógico para el control del respectivo transistor de transferencia mediante el cálculo de la señal de escritura rápido y la señal de selección de columna se activa durante la prueba, de conformidad con la señal de datos proporcionado a la prueba el dispositivo de memoria de semiconductor que se caracteriza por que comprende: un transistor pull-up para tirar las líneas de entrada y de salida, y un transistor desplegable para la destrucción de las respectivas líneas de entrada y salida de acuerdo con la señal de datos proporcionado a la prueba, un circuito de escritura con.
Reivindicación 2 transistor de conmutación tiene una fuente conectada a la línea de palabra, el dispositivo de memoria de semiconductor de acuerdo con la reivindicación 1, en el que los transistores NMOS recepción de la línea palabra señal de activación para activar durante una prueba para el drenaje y la puerta.
3. Dispositivo de memoria de semiconductor según la reivindicación 2, en el que la señal de activación de línea de palabra se aplica a un voltaje mayor que el voltaje de suministro de potencia.
4. transistor de transmisión, un dispositivo de memoria de semiconductor de acuerdo con una cualquiera de las reivindicaciones 1 3 que está previsto entre la línea de amplificador de detección se extiende desde el amplificador de detección conectado a la línea de bits a través de una entrada aislamiento transistor y líneas de salida.
Dibujo :
Application number :1997-007398
Inventors :三星電子株式会社
Original Assignee :趙秀仁、李中和