Elemento de almacenamiento de datos y método de restauración de datos
Descripción general
 Se proporcionan un elemento de almacenamiento de datos y un método de restauración de datos que son capaces de restaurar completamente los datos con una alta eficiencia energética. ] El elemento de almacenamiento de datos (10) se compone de un conmutador (11) y un condensador ferroeléctrico (12). terminal de control del interruptor (11) está conectado a la línea de palabra (13), un primer terminal conductor de la corriente está acoplada a una línea de bits (16) a través del condensador ferroeléctrico (12), la segunda corriente de la realización de línea de placa de terminales (14) que están conectados entre sí. Después de la operación de lectura, el elemento de almacenamiento de datos (10) consume por completo la potencia adicional para restaurar completamente los datos en el condensador ferroeléctrico (12) sin aumentar el voltaje de la línea de palabra (13).
Campo técnico
La presente invención se refiere en general a elementos de almacenamiento de datos, y más particularmente a elementos de almacenamiento de datos no volátiles.
Antecedentes de la técnica
La densidad de empaquetamiento y el consumo de energía de los elementos de almacenamiento de datos no volátiles se están convirtiendo en cuestiones cada vez más importantes en aplicaciones de baja potencia, que incluyen computadoras portátiles y comunicaciones personales. Típicamente, un elemento de almacenamiento de datos ferroeléctrico no volátil incluye un condensador con retención de polarización para almacenar información y una puerta de paso bidireccional para acceder a dicho condensador Y un interruptor. Por ejemplo, utilizando una puerta de paso bidireccional, tal como un semiconductor de óxido metálico complementario (CMOS) pase de entrada que constituye el transistor de puerta de canal n con aislamiento de efecto de campo (IGFET) y un canal p IGFET como interruptores, el acceso al condensador de memoria ferroeléctrica Dado que no hay caída de voltaje entre las puertas de paso, es posible almacenar (almacenar) y restaurar (restaurar) los datos sin deteriorar la señal. Sin embargo, en una estructura de memoria de acceso aleatorio ferroeléctrico de alta densidad (FERAM), se prefiere una puerta de paso que tenga un único transistor en lugar de una puerta de paso CMOS. Esto se debe a que el área ocupada por la puerta de paso CMOS es más pequeña que la de la puerta de paso CMOS.
Tarea de solución
Los expertos en la técnica apreciarán que cuando una tensión de alto nivel pasa a través de una única puerta de paso IGFET de n canales, se degradará en un voltaje umbral del transistor dando como resultado un '1' lógico en la celda FERAM El voltaje se degrada al almacenar y restaurar. Del mismo modo, el voltaje de bajo nivel se hace pasar a través de un solo canal p IGFET, degradado por una tensión umbral del transistor, de modo que cuando se realiza el almacenamiento y la recuperación de una lógica '0' en el voltaje de la célula FERAM deteriora . Como resultado, la celda de memoria no funciona simétricamente y la carga extraída de la celda de memoria durante la operación de 'lectura' posterior se reduce.
Una técnica para evitar la degradación de datos en un FERAM con puertas de paso de transistor único es el uso de un amplificador de línea de palabras. En esta técnica, se aplica un voltaje de línea de palabra más alto que el voltaje de suministro por un voltaje de umbral al terminal de puerta del transistor de puerta de paso. Al aumentar la tensión de la compuerta, se evita el deterioro de la tensión. Sin embargo, cada vez que se aumenta la línea de palabra, la celda de memoria consume más energía.
Por lo tanto, sería ventajoso tener células de memoria no volátiles que sean energéticamente eficientes y capaces de restaurar completamente los datos después de una operación de 'lectura'.
Solución
En términos generales, la presente invención proporciona un elemento de almacenamiento de datos, tal como una celda de memoria no volátil, y un método para acceder a los datos en dicho elemento de almacenamiento de datos. De acuerdo con la presente invención, la celda de memoria no volátil está compuesta de un interruptor y un condensador ferroeléctrico. Además, la celda de memoria no volátil de la presente invención está acoplada para recibir señales eléctricas a través de líneas de palabras, líneas de placa y líneas de bits. líneas de palabras en el dispositivo de memoria, el uso de líneas de placas, y líneas de bits por Evans y Womack, 'An Experimental 512 bits de memoria no volátil con la célula Ferroelectric Storage' (IEEE J. Solid-StateCircuits, vol. 23, no. 5 , pp. 1171 - 1175, octubre de 1988). Este contenido también se puede usar en esta aplicación. En la presente invención, la célula de memoria no volátil restaura por completo los datos incluso después de la operación de 'lectura' sin usar una técnica tal como el aumento de voltaje de la línea de palabras. La celda de memoria no volátil de la presente invención tiene una mayor eficiencia energética que la estructura de la técnica anterior.
Ejemplos
La figura 1 muestra un diagrama de configuración de una celda de memoria construida de acuerdo con una realización de la presente invención. La celda de memoria 10 incluye el interruptor 11, el primer terminal de conducción de corriente está acoplado a la línea de bit 16 a través del condensador ferroeléctrico 12 y el segundo terminal de conducción de corriente está conectado a la línea de placa 14 , Y el terminal de control está conectado a la línea de palabra 13. Como ejemplo, el conmutador 11 es un IGFET de canal n, las funciones del terminal de origen como un primer terminal conductor de la corriente, las funciones de terminal de drenaje como un segundo terminal conductor de la corriente, el terminal de puerta sirve como el terminal de control. Aunque el interruptor 11 se describe como un transistor de efecto de campo de puerta aislado de n canales, se entenderá que esto no es una limitación de la presente invención. Por ejemplo, el interruptor 11 puede ser un transistor de efecto de campo de puerta aislado de canal p, un transistor de efecto de campo de semiconductor de metal, un transistor de efecto de campo de unión o similar. Además, el interruptor 11 puede comprender una pluralidad de transistores, por ejemplo un par de transistores bipolares o una puerta de paso CMOS. La figura 1 también incluye un condensador 17 de línea de bit conectado a un amplificador de detección (no mostrado). Aunque la celda de memoria de la figura 1 se muestra como una estructura de un condensador de un transistor, esto no pretende ser una limitación de la presente invención. En otras palabras, la celda de memoria puede ser, por ejemplo, una estructura de dos condensadores de dos transistores, en la que un condensador almacena los datos y el otro condensador almacena el valor complementario de los datos. Además, el elemento de memoria puede ser una única celda de memoria como se muestra en la figura 1 o una celda de memoria compuesta de una pluralidad de celdas de memoria.
En funcionamiento, la línea de palabra 13 transmite una señal de control a la celda de memoria 10, la línea de placa 14 transmite una señal de extracción, y la línea de bit 16 transmite datos. La escritura de datos en la celda 10 de memoria se realiza suministrando un voltaje de línea de bit de acuerdo con el valor de datos, activando el interruptor 11, elevando y bajando el voltaje de la línea de placa, y aplicando un ferroeléctrico Ajustar el condensador del cuerpo y almacenar los datos en el condensador ferroeléctrico 12 desconectando el interruptor 11 y separando el condensador ferroeléctrico 12 de la línea de la placa 14. Además, la lectura de los datos de la celda de memoria 10, la etapa de encender el interruptor 11, extrae la carga de polarización del condensador ferroeléctrico 12 al elevar el voltaje de línea de placa (carga de polarización), que el condensador de línea de bit 17 Y una etapa de lectura de datos desde la celda de memoria 10 aplicando un voltaje de línea de bit correspondiente a la cantidad de carga en el condensador 17 de línea de bit. Entonces, mediante la reducción de la tensión de línea de placa, el condensador ferroeléctrico 12 se coloca en un estado que se determina por el voltaje de línea de bit, para separar el condensador ferroeléctrico 12 apagando el interruptor 11 de la línea de la placa 14, como resultado Los datos originales recuperados en el condensador ferroeléctrico 12 se obtienen y los datos se restauran en la celda de memoria 10. La escritura, lectura y restauración de datos en una celda de memoria como la celda de memoria 10 se describirán con más detalle a continuación.
La figura 2 es un circuito de histéresis que representa la carga de polarización (Q) en el condensador ferroeléctrico 12 en función de la tensión (V) a través del condensador ferroeléctrico 12. Aquí Notablemente, la intensidad cuando la tensión entre el condensador de dieléctrico 12 es cero, el condensador ferroeléctrico 12 es de dos estados de polarización, es decir, ya sea un '1' lógico en el estado de polarización 21 o un '0' lógico estado de polarización 24 Es el punto que puedes hacerlo. Cuando se realiza la operación de 'lectura', valor lógico representado por el estado de polarización del condensador ferroeléctrico 12 en la celda de memoria 10 se extrae, el estado de polarización original del condensador ferroeléctrico 12 se restaura. Cuando la realización de 'escribir' operación, independientemente de la historia de polarización del condensador ferroeléctrico 12, el condensador ferroeléctrico 12 al estado de polarización correspondiente al valor lógico para ser escrito en la celda de memoria 10 se coloca.
La operación de 'lectura' cuando el condensador ferroeléctrico 12 está en el estado 21 de polarización lógica '1' en el estado inicial se puede realizar mediante los siguientes pasos. Antes de que se ejecute la instrucción de 'lectura', la línea de palabra 13 y la línea de placa 14 se ajustan al nivel de tensión de tierra. Es decir, la palabra línea 13 y la línea de la placa 14 están conectadas a tierra. Por lo tanto, el IGFET 11 se vuelve no conductor, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. El voltaje entre las placas del condensador ferroeléctrico 12 se vuelve cero. El proceso de lectura se inicia, la línea 14 línea de palabra 13 y la placa, por ejemplo, se eleva a la tensión de alimentación (VDD), IFGET11 está encendido, el condensador ferroeléctrico 12 está acoplado a una línea de la placa 14 a través de la IFGET11 Lo es El campo eléctrico en el condensador ferroeléctrico 12 causado por el voltaje de la línea de alta placa está en la dirección opuesta a su campo eléctrico de polarización inicial. Este campo eléctrico despolariza el condensador ferroeléctrico 12. Además, este campo eléctrico puede polarizar el condensador ferroeléctrico en la dirección opuesta dependiendo de la relación de capacitancia del condensador ferroeléctrico 12 con el condensador 17 de línea de bit. Las cargas de polarización extraídas del condensador ferroeléctrico 12 cargan el condensador de línea de bit 17 y elevan el voltaje de la línea de bit. Cuando el voltaje del terminal fuente del IGFET 11 se vuelve inferior a VDD en un voltaje umbral, el IGFET 11 ingresa en un estado no de conducción. Como se muestra en la figura 2, el condensador ferroeléctrico 12 está en el estado intermedio 22. En este momento, una gran cantidad de carga correspondiente al diferencial de carga polarización entre el estado intermedio 22 y lógico '1' estado de polarización 21, se extrae de condensador ferroeléctrico 12, está dispuesto en el condensador de línea de bit 17, como resultado, las líneas de bits El voltaje aumenta El amplificador de detección conectado al condensador de línea de bit 17 está habilitado para detectar esta tensión de línea de bit alto y elevar la tensión de línea de bit a VDD de modo que se lee una lógica '1' de la celda de memoria 10. Conectando a tierra la línea de placa 14, el IFGET 11 se lleva a un estado conductor. El voltaje entre los condensadores ferroeléctricos 12 es -VDD y el condensador ferroeléctrico 12 está en el estado saturado 23. El condensador ferroeléctrico 12 está separado de la línea de placa 14 poniendo a tierra la línea de palabra 13, es decir, apagando el IGFET 11. Debido a la fuga del condensador ferroeléctrico 12, el condensador ferroeléctrico 12 cambia del estado de saturación 23 al estado de polarización lógica '1' 21 como se muestra en la figura 2. Por lo tanto, la lógica '1' se restaura sin degradación. Strong proceso cuando el condensador dieléctrico 12 se lee antes de completar la transición desde el estado saturado 23 a '1' lógico se inicia estado de polarización 21, el condensador ferroeléctrico línea de bits 17 cargos la carga positiva en el condensador 12 Como resultado, la tensión de la línea de bit aumenta.
La operación de 'lectura' cuando el condensador ferroeléctrico 12 está en el estado de polarización lógica 'cero' 24 en el estado inicial se puede realizar a través de los siguientes pasos. Antes de ejecutar el comando 'leer', la línea de palabra 13 y la línea de placa 14 están conectadas a tierra. Por lo tanto, el IGFET 11 se vuelve no conductor, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. El voltaje entre las placas del condensador ferroeléctrico 12 se vuelve cero. El proceso de lectura se inicia, la línea 14 línea de palabra 13 y la placa, por ejemplo, se eleva a VDD, es cuando el IGFET 11 está encendido, el condensador ferroeléctrico 12 está acoplado a la línea de la placa a través de la IGFET 11. El campo eléctrico en el condensador ferroeléctrico 12 causado por el voltaje de la línea de alta placa está en la misma dirección que su campo eléctrico de polarización inicial. Este campo eléctrico polariza aún más el condensador ferroeléctrico 12, carga el condensador de línea de bit 17 y eleva el voltaje de la línea de bit. El condensador ferroeléctrico 12 se mueve al estado intermedio 26. En este momento, una pequeña cantidad de carga que corresponde a la diferencial de carga polarización entre el estado intermedio 26 y lógico 'cero' estado de polarización 24, se transmite al condensador de línea de bit 17, dando como resultado el voltaje de línea de bits se reduce. El amplificador de detección acoplado al condensador de línea de bit 17 está habilitado para detectar esta tensión de línea de bit bajo y bajar la tensión de línea de bit a tierra de modo que se lee un 'cero' lógico desde la celda de memoria 10. Cuando el voltaje entre los condensadores ferroeléctricos 12 llega a ser inferior a VDD en un voltaje umbral, el IGFET 11 está en un estado no de conducción. Como se muestra en la figura 2, el condensador ferroeléctrico 12 está en el estado 27. Poner a tierra la línea de placa 14 lleva el IGFET 11 a un estado conductivo. El voltaje a través del condensador ferroeléctrico 12 cae a cero y el condensador ferroeléctrico 12 vuelve al estado de polarización lógica '0' 24. El condensador ferroeléctrico 12 está separado de la línea de placa 14 poniendo a tierra la línea de palabra 13, es decir, apagando el IGFET 11. Además, poniendo a tierra la línea de palabras 13, el condensador ferroeléctrico 12 se mantiene en el estado de polarización lógica '0' 24. Por lo tanto, la lógica '0' se restaura sin deterioro.
La operación de 'escritura' para almacenar una lógica '1' en la celda de memoria 10 se puede llevar a cabo a través de los siguientes pasos. Antes de ejecutar la instrucción de 'escritura', la línea de palabra 13 y la línea de placa 14 están conectadas a tierra. Por lo tanto, el IGFET 11 se vuelve no conductor, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. El proceso de escritura se inicia cuando la línea de bits 16 se eleva, por ejemplo a VDD que representa una lógica '1'. Cuando la línea de palabra 13 se eleva a VDD, por ejemplo, se enciende el IGFET 11, y el condensador ferroeléctrico 12 se acopla a la línea de placa 14 a través del IGFET 11. El voltaje entre los condensadores ferroeléctricos 12 es -VDD. Como se muestra en la figura 2, el condensador ferroeléctrico 12 cambia al estado saturado 23 independientemente de su estado de polarización inicial. Cuando la palabra línea 13 está conectada a tierra, el IGFET 11 se apaga, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. El condensador ferroeléctrico 12 cambia del estado de saturación 23 al estado de polarización lógica '1' 21 debido a la fuga del condensador ferroeléctrico 12. Por lo tanto, la lógica '1' se almacena sin deterioro.
La operación de 'escritura' para almacenar la lógica '0' en la celda de memoria 10 se puede llevar a cabo a través de los siguientes pasos. Antes de ejecutar la instrucción de 'escritura', la línea de palabra 13 y la línea de placa 14 están conectadas a tierra. Por lo tanto, el IGFET 11 se vuelve no conductor, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. El proceso de escritura se inicia cuando la línea de bit 16 se establece en el nivel de tensión de tierra que representa un '0' lógico. Palabra línea 13, por ejemplo, aumentó a nivel de tensión 1 de umbral alto que VDD, la línea de la placa 14, por ejemplo, se eleva a VDD, el IFGET11 resultado se enciende, el condensador ferroeléctrico 12 es la línea de la placa a través de la IGFET11 14. El voltaje entre los condensadores ferroeléctricos 12 es VDD. El condensador ferroeléctrico 12 cambia al estado de saturación 28, como se muestra en la figura 2, independientemente del estado de polarización inicial. Cuando la línea de placa 14 está puesta a tierra, como resultado, el voltaje entre los condensadores ferroeléctricos 12 se vuelve cero. El condensador ferroeléctrico 12 cambia del estado de saturación 28 al estado de polarización lógica '0' 24. Conectando a tierra la línea de palabra 13, el IGFET 11 se apaga, y el condensador ferroeléctrico 12 se separa de la línea de placa 14. Por lo tanto, el condensador ferroeléctrico 12 permanece en el estado de polarización lógica '0' 24, y la lógica '0' se almacena sin deterioro.
A partir de la descripción anterior, se apreciará que se ha proporcionado un método para restaurar datos a una celda de memoria sin usar técnicas tales como células de memoria no volátiles ferroeléctricas y refuerzo de línea de palabras. Dado que el área ocupada de esta celda de memoria es estrecha, es posible aumentar la densidad de grabación en comparación con la celda de memoria de puerta de paso CMOS. Además, dado que los datos se restauran sin causar deterioro, no es necesario aumentar el voltaje de la línea de palabra. Por lo tanto, se ha proporcionado una celda de memoria con alta eficiencia energética, que reemplaza la celda de memoria no volátil de la técnica anterior.
Efecto de la invención
La figura 1 es un diagrama de configuración de una celda de memoria de acuerdo con una realización de la presente invención.
La figura 2 muestra un ciclo de histéresis que describe la carga de polarización como una función del voltaje entre los condensadores ferroeléctricos de la celda de memoria de la fig.
10 celdas de memoria
11 interruptor
12 condensador ferroeléctrico
13 líneas de palabras
14 línea de placa
Línea de 16 bits
Condensador de línea de 17 bit
21 Logic '1' Estado de polarización
22 Estado intermedio
23 Saturación
24 estado polarizado lógico '0'
Reclamo
Reivindicaciones: 1. Un elemento de almacenamiento de datos (10) que comprende un conmutador (11) que tiene una pluralidad de terminales, donde un primero de la pluralidad de terminales está acoplado para recibir una señal de control, la pluralidad de terminales En el que un segundo terminal de la pluralidad de terminales está acoplado para recibir una señal de extracción y un tercer terminal de la pluralidad de terminales está acoplado para transmitir datos a través de un condensador. (10)
2. Un elemento de almacenamiento de datos (10) según la reivindicación 1, caracterizado porque dicho interruptor (11) comprende un transistor.
3. Un elemento de almacenamiento de datos (10) que tiene una línea de palabras (13), una línea de bits (16) y una línea de placas (14), que comprende: un terminal de control; un primer terminal de conducción de corriente; Un conmutador que tiene un terminal de control conectado a dicha línea de palabra y dicho segundo terminal de conducción está acoplado a dicha línea de placa; (12) que tiene un primer y un segundo terminal, estando dicho primer terminal acoplado a dicha línea de bit (16) y estando conectado dicho segundo terminal a un primer terminal de conducción de corriente de dicho conmutador (11) Donde el condensador está acoplado al elemento de almacenamiento de datos.
4. Elemento de almacenamiento de datos (10) según la reivindicación 3, en el que el condensador de mantenimiento de la polarización (12) es un condensador ferroeléctrico.
Un método para la restauración de datos en la reivindicación 5 de datos del dispositivo de almacenamiento (10) que comprende las etapas de: preparar un elemento de memoria de datos de conmutación que tiene un (11) y el condensador de polarización de sujeción (12) (10), dicho interruptor ( 11) está acoplado para recibir una señal de control, un primer terminal de corriente normal del conmutador (11) está acoplado para transmitir datos a través del condensador de retención de polarización (12), y el conmutador (11). En el que el segundo terminal normal actual del conmutador está acoplado para recibir una señal de extracción, que proporciona datos al elemento de almacenamiento de datos; Aplicar una primera señal de extracción al segundo terminal de conducción de corriente del interruptor (11), leer datos del condensador de retención de polarización (12); Aplicar un voltaje de restauración de datos a un primer terminal de conducción de corriente del interruptor (11) a través de un condensador de mantenimiento de polarización (12); aplicar una segunda señal de extracción a un segundo terminal de conducción de corriente del interruptor (11) y después de aplicar la segunda señal de extracción al segundo terminal conductor de la corriente de dicho interruptor (11) se aplica una segunda señal de control a dicho terminal de control de dicho interruptor (11), en el elemento de almacenamiento de datos (10) Y restaurando los datos.
Dibujo :
Application number :1997-007378
Inventors :モトローラ?インコーポレイテッド
Original Assignee :ジ?デー?ディー?タイ