Detector de fin de modo de ráfaga
Descripción general
 La práctica del modo de ráfaga, proporcionando un dispositivo de extremo de modo ráfaga detección de una DRAM síncrona que las medidas de seguimiento y con precisión detectan y DRAM síncrona el final de la operación de ráfagas de acceso se puede realizar de una manera oportuna. ] Un primer medio de decodificación para el suministro de los datos de longitud de la ráfaga, como desde el exterior una señal y pre-decodificados y decodificada, durante la designación del modo de ráfaga, después de haber sido restablecido por una señal de reposición generada, el recuento en respuesta a señales de reloj Un segundo medio de descodificación para decodificar una salida de los medios de conteo, una señal de salida emitida desde el primer medio de descodificación y una salida del segundo medio de descodificación se comparan entre sí Y un medio de comparación para detectar el tiempo de finalización del modo de ráfaga.
Campo técnico
el modo de ráfaga se refiere circuito de control del modo de la presente invención, la memoria de acceso aleatorio dinámica síncrona (Synchronous dinámico memoria de acceso aleatorio, en adelante 'DRAM síncrona' en lo sucesivo) de ráfaga utiliza en, en particular para detectar el final del modo de ráfaga automáticamente Aparato de detección de fin.
Antecedentes de la técnica
En los últimos años, DRAM síncrona, que se está desarrollando, opera en modo ráfaga (modo de ráfaga) para mejorar el tiempo de acceso a los datos (Tiempo de acceso).
En el modo de ráfaga, los datos se escriben en una celda de memoria predeterminada especificada desde el exterior, y los datos almacenados en una celda predeterminada se leen continuamente. En el modo de ráfaga, los datos se graban o se leen en una ráfaga de una longitud específica.
En la DRAM síncrona, se ingresan la dirección de inicio y la información sobre el número de áreas de almacenamiento accedidas consecutivamente (es decir, la longitud de la ráfaga) para que se realice el modo de ráfaga. Además, en la DRAM síncrona, se genera una dirección secuencialmente por el número correspondiente a la longitud de ráfaga incrementada en uno desde la dirección de inicio, y se accede secuencialmente a las celdas de memoria designadas y similares.
En el momento de final del modo de ráfaga, la DRAM síncrona se convierte automáticamente en un modo de espera para la entrada de una orden para un nuevo modo de ráfaga, fila combinada dirección estroboscópica (Fila Dirección Strobe, en adelante 'RAS' en lo sucesivo) en la línea de entrada de la señal de Debe ser precargado. Además, la operación de operación del contador de direcciones, grabación o lectura debe detenerse. Por este motivo, la DRAM síncrona requiere un dispositivo capaz de detectar con precisión el tiempo de finalización del acceso de ráfaga.
Tarea de solución
Sumario de la invención En consecuencia, es un objeto de la presente invención proporcionar un aparato de detección de extremo en modo de ráfaga capaz de detectar con precisión el tiempo de finalización del modo de ráfaga.
Solución
Con el fin de lograr este objetivo, el aparato de detección de final de modo de ráfaga de la presente invención comprende primeros medios de decodificación para la decodificación libre de datos de longitud de ráfaga externa y el suministro de una señal decodificada o similar, Una pluralidad de medios de recuento para generar un valor de recuento en respuesta a una señal de reloj después del reinicio por una señal de restablecimiento generada, un segundo medio de decodificación para decodificar una salida de los medios de recuento, primeros medios de decodificación Y comparar medios para comparar la señal de salida desde el primer medio de descodificación con la salida del segundo medio de descodificación para detectar el tiempo de fin del modo de ráfaga.
Ejemplos
Los anteriores y otros objetos y características y ventajas de la presente invención serán más evidentes a través de la siguiente descripción detallada junto con los dibujos adjuntos.
Descripción detallada de las formas de realización preferidas A continuación, se describirá en detalle una realización de la presente invención con referencia a las figuras 1 a 3.
La figura 1 muestra una comparación entre la longitud de ráfaga (longitud de ráfaga) actualmente en curso y la longitud de ráfaga almacenada en la resistencia de modo, y emite una señal para detener la operación de ráfaga cuando el resultado es similar. es un diagrama de circuito representa el final del modo de ráfaga dispositivo según la detección de una forma de realización, las entradas una señal de reposición de la señal de reloj desde la línea de entrada de señal de reloj (11) (clk) y una línea de entrada de señal de reinicio (13) a (RSET) comúnmente Se ingresa y decodifica una señal de conteo desde un nodo de salida (N 2, N 3, N 4) del primer al tercer contador de bit (12, 14, 16) Una pluralidad de transistores NMOS conectados en paralelo entre el nodo N1 y la fuente de tensión de tierra Vss. (Vcc) y un nodo (N1), y una puerta del mismo está conectada a una línea de entrada de señal de reinicio (13) Un primer transistor PMOS MP1 conectado entre la fuente de tensión de alimentación Vcc y el nodo N1 para sincronizar la señal lógica en el nodo N1 con la señal de reloj y transmitirla al lado de la línea de salida 23, Y un circuito de salida (20).
longitud La puerta del transistor (MN1) está conectada una fuente de tensión de alimentación (Vcc) es, la línea en la que la primera información de la señal pre-decodificados a la puerta del transistor (MN2) se echó corresponde a 1 se suministra (15) Un nodo N2 está conectado a la puerta del transistor MN3 y una línea 17 alimentada con una segunda señal de descodificación libre correspondiente a una longitud de ráfaga de 2 está conectada a la puerta del transistor MN4, El terminal de salida del circuito de descodificación 18 está conectado a la puerta del transistor MN 5, y la puerta del transistor MN 6 está alimentada con una tercera señal de descodificación libre correspondiente a una longitud de ráfaga de 4 (19). ), Y el otro terminal de salida del circuito de decodificación (18) está conectado a la puerta del transistor (MN 7) Es decir, la longitud de la ráfaga a la puerta del transistor (MN8) es la línea cuarta señal de pre-decodificados de la información a ser relevante se suministra (21) está conectado a 8.
De aquí en adelante, el funcionamiento del aparato de detección de extremo del modo de ráfaga de la presente realización que tiene la configuración de la figura 1 se describirá con referencia al diagrama de tiempos de la figura 2.
Cuando se ingresa una nueva instrucción de ráfaga en el primer ciclo de reloj de la señal de reloj, se genera una señal de reinicio. Mediante esta señal de reinicio, las señales de salida de todos los contadores de bit (12, 14, 16) cambian al estado bajo, . Al mismo tiempo, la operación de ráfaga (lectura o escritura) comienza mientras que la señal de control del modo de ráfaga que informa el circuito de control de la columna (no se muestra) se selecciona como el estado alto.
En la configuración de la figura 1, el primer contador de bits (12) realiza una operación de conteo mientras se aplica una tensión desde la fuente de tensión de alimentación (Vcc). Durante la operación de recuento, el contador de primer bit (12) es una entrada de reloj una señal de reloj de la línea (11) (clk) es la señal de la cuenta mediante la inversión de la lógica en el nodo de salida (N2) cada vez que un cambio de un lógico alto a un nivel lógico bajo (Cnt 1).
El segundo contador de bits (14) realiza una operación de conteo mientras se aplica una señal de conteo lógico alto desde el nodo de salida (N2) del primer contador de bits (12). Es decir, el contador de segundos bits (14) es la señal de salida del primer contador de bits (12) mantiene el lógico alto, la línea de entrada de reloj (11) en el nodo de salida de señal de reloj cada vez que un cambio de un lógico alto a un nivel lógico bajo ( N 3) para generar la segunda señal de conteo (cnt 2).
circuitos de decodificación (18), puertas NAND la señal de recuento desde el nodo de salida del primer y segundo contador de bits (12, 14) (N2, N3) una operación NAND (GA1) y la salida de la puerta NAND (GA1) Y un primer inversor (GI 1) para invertir la señal. La salida de la compuerta NAND (GA 1) tiene una lógica baja cuando todas las señales de salida del primer y segundo contador de bits (12, 14) tienen lógica alta. En consecuencia, el primer inversor G1 1 genera una primera señal de descodificación que tiene una lógica alta cuando todas las señales de salida del primer y segundo contador de bits (12, 14) tienen la lógica alta. Además, el circuito de decodificación (18) y el segundo inversor (GI2) para invertir la tercera señal de recuento desde el nodo de salida (N4) del contador de 3 bits (16), la señal de salida y la puerta NAND del segundo inversor (GI2) Y una puerta NOR (GO 1) para realizar una operación NOR en una señal de salida del primer inversor (GA 1). La puerta NOR (GO 1) genera una segunda señal de descodificación que tiene una lógica alta cuando las señales de salida y similares de la puerta NAND (GA 1) y el segundo inversor (GI 2) tienen todas una lógica baja.
El tercer contador de bits (16) realiza una operación de conteo mientras que la primera señal de descodificación de alta lógica se aplica desde el primer inversor (GI1). Es decir, el tercer contador de bit 16 mantiene la señal de salida del primer inversor GI 1 en el nivel lógico alto y, cada vez que la señal de reloj en la línea de entrada de reloj 11 cambia de lógica alta a lógica baja, (N 4) y genera una tercera señal de conteo (cnt 3).
Nodo (N1) y la fuente de voltaje de tierra a las cuatro circuito NMOS serie transistor conectado en paralelo entre el (Vss) (MN1 a MN8), dos transistores NMOS (MN1, MN2) es una longitud de ráfaga de acceso es '1 ', Que sirve como un comparador para detectar si es o no' El primer transistor NMOS MN1 siempre se enciende mediante un voltaje de suministro Vcc aplicado desde la fuente de voltaje de suministro Vcc a su puerta para conectar el nodo N1 al segundo transistor NMOS MN2. Además, el transistor 2NMOS (MN2), cuando las primeras señales de pre-decodificada se aplica a la terminal de puerta de la primera línea de entrada (15) tiene una fuente de voltaje de tierra lógico alto encendido y el nodo (N1) (Vss ) Y genera una señal lógica baja que indica el final del modo de ráfaga en el nodo (N 1). La primera señal de descodificación libre se genera mediante un circuito de descodificación de longitud de ráfaga (no mostrado) cuando la longitud de ráfaga tiene un valor de '1'. La información de la longitud de la ráfaga se genera mediante un programa de un registro de modo (no mostrado). Cuando se selecciona una línea en la que se coloca la información, la línea seleccionada siempre mantiene 'alto (potencial Vcc)' y la otra Y así sucesivamente se mantienen en 'bajo (potencial de Vss)'.
Además, los dos transistores NMOS (MN3, MN4) realizan la función de un comparador para detectar si la longitud de acceso a la ráfaga es '2'. El transistor 3NMOS (MN3), la primera señal de la cuenta que se aplica a la puerta desde el nodo de salida del contador primera bit (12) (N2) se activan si tienen un nivel lógico alto, la 4NMOS el nodo (N1) Al transistor (MN 4). Además, el transistor 4NMOS (MN4), la segunda señal de pre-decodificados que se aplica desde la segunda línea de entrada (17) en su lado de puerta está activado si tiene un nodo lógico alto fuente de voltaje de tierra (N1) (Vss ) Y genera una señal lógica de baja lógica que indica el final del modo de ráfaga en el nodo (N1). La segunda señal de descodificación libre se genera mediante el circuito de descodificación de longitud de ráfaga cuando la longitud de ráfaga tiene un valor de '2'.
Los dos transistores NMOS (MN 5, MN 6) realizan la función de un comparador para detectar si la longitud de acceso a la ráfaga es '4'. El transistor 5NMOS (MN5) es un nodo (N1) se activa cuando la primera señal de decodificación aplicada desde el primer circuito de decodificación de inversor (18) (GI1) en su puerta tiene una alta lógica de primer 6NMOS Para el transistor (MN 6). Además, el sexto transistor NM6 MN6 se enciende cuando la tercera señal de descodificación libre aplicada a su lado de puerta desde la tercera línea de entrada 19 tiene una lógica alta, y el nodo N1 está conectado a la fuente de tensión de tierra Vss ) Y genera una señal lógica de baja lógica que indica el final del modo de ráfaga en el nodo (N1). La tercera señal de descodificación libre se genera mediante el circuito de descodificación de longitud de ráfaga cuando la longitud de ráfaga tiene un valor de '4'.
Los dos transistores NMOS (MN 7, MN 8) realizan la función de un comparador para detectar si la longitud de acceso a la ráfaga es '8'. Para ello, el transistor 7NMOS (MN7), las segundas señales de decodificación de la puerta NOR (GO1) que se aplica a la puerta está encendido si tiene un nodo lógico alto (N1) un transistor 8NMOS (MN8 ) Además, el octavo transistor NMOS MN8 se enciende cuando la cuarta señal de descodificación libre aplicada a su lado de puerta desde la cuarta línea de entrada 21 tiene una lógica alta, y el nodo N1 está conectado a la fuente de tensión de tierra Vss ) Generar una señal lógica de baja lógica que indique el final del modo de ráfaga en el nodo (N1). La cuarta señal de descodificación libre se genera mediante el circuito de descodificación de longitud de ráfaga cuando la longitud de ráfaga tiene un valor de '8'.
Además, la línea de salida del dispositivo de detección de fuente de tensión de alimentación extremo modo de ráfaga (Vcc) y un transistor 1PMOS conectado entre el nodo (N1) (MP1), para sincronizar la señal lógica en el nodo (N1) a la señal de reloj Y un circuito de salida (20) para transmitir al lado lateral (23). Se ingresa una señal de reinicio (rset) a la compuerta del primer transistor PMOS (MP 1) de la línea de reinicio de entrada (13). El primer transistor PMOS MP1 se enciende durante el período de impulso lógico bajo de la señal de reinicio y suministra la tensión de alimentación (Vcc) desde la fuente de tensión de alimentación (Vcc) al lado del nodo (N1). Entonces, alto hasta nodo (N1) se carga por el potencial suministrado a través de la primera 1PMOS transistor (MP1), entre el circuito en serie transistor NMOS cuatro, conectado mediante una o una fuente de voltaje de tierra (Vss) Se mantendrá la lógica lógica de la señal de lógica.
circuito de salida (20), el nodo (N1) y el nodo y conectado al transistor 9NMOS entre (N6) (MN9), el nodo (N6) y un transistor 2PMOS conectado entre la fuente de tensión de alimentación (Vcc) (MP 2), y un tercer inversor (GI 3) conectado entre el nodo (N 6) y la línea de salida (23). Se ingresa una señal de reloj desde una línea de entrada de reloj (11) a las puertas del noveno transistor NMOS (MN 9) y el segundo transistor PMOS (MP 2), respectivamente. Cuando la señal del reloj tiene una lógica baja, el segundo transistor PMOS (MP 2) se enciende para suministrar la tensión de alimentación desde la fuente de tensión de alimentación (Vcc) al lado del nodo (N 6). Aparte de esto, el noveno transistor NMOS MN9 se enciende cuando la señal de reloj tiene una lógica alta y transmite la señal lógica en el nodo N1 al nodo N5. Como resultado, la señal lógica en el nodo (N 1) se transmite al nodo (N 6) mientras que la señal de reloj (clk) mantiene la lógica alta. Además, el tercer inversor (GI 3) invierte el estado lógico en el nodo (N 1) y suministra la señal lógica invertida como una señal de fin de modo de ráfaga a la línea de salida (23).
La figura 3 es un diagrama de circuito detallado de los contadores de bits primero a tercero (12, 14, 16) mostrados en la figura 1. 3, el contador de bits y el nodo (N7, N8) dos inversores conectados en la forma de un bucle de circulación entre la (GI4, GI5), inversor de circulación de bucle por el valor lógico de la señal de impulso de la puerta NAND (GA2) Y transistores PMOS y NMOS (MP 5, MN 12) para abrir y cerrar las puertas (GI 4, GI 5). Los transistores NMOS y PMOS (MN 12, MP 5) abren los circuitos de circulación del inversor (GI 4, GI 5) mientras que la señal de pulso de la compuerta NAND (GA 2) mantiene la lógica baja.
Además, un inversor conectado entre los dos inversores conectados de manera que forman un bucle de circulación (GI6, Gi7) y el nodo (N10) y una línea de salida (27) entre el nodo de contador de bits (N9, N10) ( GI 8) se agrega. El circuito de circulación del inversor (GI 6, GI 7) se abre y cierra mediante transistores NMOS y PMOS (MN 13, MP 6) formando un transistor de transferencia. Los transistores de transferencia (MN 13, MP 6) abren los circuitos de circulación del inversor (GI 6, GI 7) cuando la señal de pulso de la compuerta NAND (GA 2) mantiene la lógica baja. Además, el inversor (GI8) bucle de circulación inversor (GI6, Gi7) valores lógicos de nodo de almacenamiento ser (N10) por (1 o 0) se invierte y a través de la línea de salida un valor lógico invertido (27) Enviar.
Además, el contador de bits y los transistores NMOS y PMOS para la conmutación de la línea de salida (27) y el nodo (N7) (MN 10, MP3), el nodo (N8, N9) transistores NMOS y PMOS (MN11, MP4) para conmutar , Y un inversor (GI 9) para invertir la señal de pulso de la compuerta NAND (GA 2). Transistores NMOS y PMOS (MN 10, MP3) de transmisión al tener un valor lógico de la señal de impulso NAND en el terminal de salida de la puerta (GA2) es '1', el valor lógico en la línea de salida (27) para el lado de los nodos (N7) . Del mismo modo, cuando se tiene un valor lógico de los transistores NMOS y PMOS (MN11, MP4) también impulso de señal en el terminal de salida de la puerta NAND (GA2) es '1', el nodo (N8) el valor lógico en el nodo (N9 ) Lado. Señal de pulso en el terminal de salida de la puerta NAND (GA2) se suministra comúnmente a la puerta de la puerta y los dos transistores PMOS de los dos transistores NMOS (MN10, MN11) (MP5, MP6). La señal de salida del inversor (GI9) también se suministra comúnmente a la puerta de la puerta y dos transistores PMOS (MP3, MP4) de los dos transistores NMOS (MN12, MN13).
Además, el contador de bits incluye un transistor PMOS (MP7) conectado entre el nodo (N7) y la fuente de tensión de alimentación (Vcc). El transistor PMOS MP 7 tiene una función de inicialización de la señal lógica en el nodo N 7 para tener una lógica alta mediante una baja señal de restablecimiento lógico aplicada a su puerta a través de la línea de entrada de restablecimiento 13. Además, la puerta NAND (GA 2) funciona para invertir la señal del reloj desde la línea de entrada del reloj (11) cuando la señal de control de conmutación aplicada a través de la línea de entrada (25) tiene una lógica alta. La tensión de alimentación de la fuente de tensión de alimentación (Vcc) en el caso de la señal suministrada a la línea de entrada (25) la primera contador de bits (12), en el caso del contador de 2 bits del primer contador de bits (12) Una primera señal de conteo desde el nodo de salida (N2), y en el caso del tercer contador de bits (16), una primera señal de descodificación emitida desde el primer inversor (GI1).
Efecto de la invención
Como se describió anteriormente, el dispositivo de detección de fin de modo de ráfaga de la presente invención tiene la ventaja de ser capaz de detectar con precisión el tiempo final de la modo de ráfaga mediante la comparación del valor del valor de longitud y se echó cuenta las ocurrencias de direcciones. Además, el dispositivo de detección de extremo de modo de ráfaga de la presente invención tiene la ventaja de que puede realizarse la DRAM síncrona y la operación siguiente puede realizarse rápidamente informando la detección del tiempo de fin de modo de ráfaga.
Una forma de realización preferida de la presente invención se ha mostrado con fines ilustrativos, varias modificaciones a través del espíritu y alcance de la presente invención mostrada en las reivindicaciones adjuntas por los expertos en la técnica, los cambios, adiciones y sustituciones Es posible
La figura 1 es un diagrama de circuito de un dispositivo de detección de fin de modo de ráfaga de acuerdo con una realización de la presente invención.
La figura 2 es un diagrama de forma de onda de salida para cada parte del aparato mostrado en la figura 1.
La figura 3 es un diagrama que muestra el contador de bits y similares mostrados en la figura 1 en detalle.
12 10 ... Contadores de primer a tercer bit
18 ... circuito de decodificación
20 ... circuito de salida
GA1 y GA2 ... Puertas NAND
GO 1 ... NOR gate
GI 1 a GI 9 ... inversor
MN 1 a MN 13 ... Transistor NMOS
Transistores MPOS a MP7 ... PMOS
Reclamo
datos de longitud de la ráfaga de las reivindicaciones 1 exterior, un primer medio de decodificación para suministrar una señal decodificada y la por-decodificado, durante la designación del modo de ráfaga, después de haber sido restablecido por una señal de reposición generado, la señal de reloj como Un segundo medio de descodificación para decodificar una salida desde dicho medio de conteo, un segundo medio de descodificación para decodificar la señal de salida emitida desde dicho primer medio de descodificación y la señal de salida desde dicho segundo Y comparar medios para comparar las salidas de los medios de decodificación y detectar el tiempo de finalización del modo de ráfaga.
Una señal de salida de la reivindicación 2 en el que los medios de comparación, el dispositivo de detección de fin de modo ráfaga de acuerdo con la reivindicación 1, caracterizado por que comprende la adición de un medio de salida para la salida en sincronización con la señal de reloj.
Reivindicación 3, donde los medios de comparación, la salida de los primeros medios de decodificación conectados y segundos medios de decodificación en paralelo entre el terminal de entrada y una fuente de voltaje de tierra de dichos medios de salida, al menos dos para una operación NAND 3. Dispositivo de detección de extremo de modo de ráfaga según la reivindicación 2, que comprende además el circuito en serie de transistor descrito anteriormente o similar.
Tras la designación de modo de ráfaga de acuerdo con la reivindicación 4 en el que la señal de reposición, según la reivindicación 2, caracterizado porque el estado lógico en el terminal de entrada de dichos medios de salida que comprende la adición de una inicialización medios para inicializar O el dispositivo de detección de fin de modo de ráfaga de acuerdo con 3.
5. Dispositivo de detección de extremo de modo de ráfaga según la reivindicación 4, en el que dichos medios de inicialización incluyen un transistor MOS.
Dibujo :
Application number :1997-007366
Inventors :現代電子産業株式会社
Original Assignee :呉鍾勲