Circuito de control del estado terminal y microcomputadora
Descripción general
 Un objeto de la presente invención es proporcionar una técnica para facilitar el cambio del estado de un terminal externo en un modo de parada. ] Un registro 31 capaz de reescribir información almacenada y un terminal externo en el modo de bajo consumo de energía puede configurarse selectivamente a un estado de retención lógica y un estado de alta impedancia inmediatamente antes del modo de bajo consumo de energía en base a la información establecida del registro 31 La lógica de control 131 se proporciona de modo que pueda hacer frente tanto a un usuario que solicita el estado de retención lógica inmediatamente antes del modo de parada como a un usuario que solicita el estado de alta impedancia.
Campo técnico
La presente invención se refiere a un circuito de control de estado de terminal para controlar el estado de un terminal externo, y puede aplicarse, por ejemplo, a un microordenador de chip único.
Antecedentes de la técnica
Un microordenador dedicado, como un microordenador de uso general, como un microordenador de chip único y un procesador de protocolo de comunicación, tiene varios circuitos periféricos además de una unidad de procesamiento central (abreviada como CPU).
Por ejemplo, en un procesador de protocolo de comunicación, además de una interfaz de comunicación en serie y un puerto de E / S de tipo síncrono de reloj, se proporciona principalmente un DMAC (controlador de acceso directo a la memoria), un temporizador, un controlador de actualización y similares.
Mientras tanto, para reducir el consumo de energía, se proporciona un modo de bajo consumo de energía para una microcomputadora. Algunos ejemplos del modo de bajo consumo de energía incluyen un modo de suspensión, un modo de parada de E / S y un modo de detención del sistema. En el modo de reposo, el reloj de la CPU se detiene, pero el reloj se suministra a la unidad de E / S. En el modo de parada de E / S, las operaciones de la unidad de E / S, la interfaz de comunicación en serie y similares se detienen. Además, en este modo de parada de E / S, la ejecución de una instrucción predeterminada cambia al modo de detención del sistema. En este modo de detención del sistema, los relojes de la CPU y la unidad de E / S se detienen, por lo que el consumo de energía se reduce considerablemente en comparación con la operación normal.
Dicho sea de paso, los ejemplos de literaturas citadas para el modo de bajo consumo de energía del microordenador, expedida de Hitachi en septiembre de 1991 'Hitachi 4 bits de un solo chip de microordenador libro de datos (83 pp 85 pp Hay.
Tarea de solución
En el modo de bajo consumo de energía del microordenador, particularmente en el modo de parada de E / S y el modo de parada del sistema, el terminal externo acoplado a la unidad de E / S se fija en el estado de alta impedancia. De esta forma, cuando el terminal externo se fija en el estado de alta impedancia, no fluye corriente a través del terminal externo, lo que es conveniente para la reducción del consumo de energía. Sin embargo, no sólo el microordenador, en un caso que puede no ser un equipo de aplicación entero en el modo de parada, para hacer que la lógica sin definir el terminal de salida en el equipo de aplicación y un estado de alta impedancia, en lugar del estado de alta impedancia, el modo de parada inmediatamente antes de la A veces es deseable arreglar el estado para mantener la lógica.
Como se describió anteriormente, en el microordenador configurado para que el terminal externo tenga una alta impedancia en el modo de parada, es imposible responder al usuario que solicita el estado de retención lógica inmediatamente antes del modo de parada, y por el contrario, en el modo de parada , Un microordenador configurado de tal manera que el terminal externo mantiene la lógica inmediatamente antes de que el modo de parada no pueda responder al usuario que solicita el estado de alta impedancia.
Un objeto de la presente invención es proporcionar una técnica para facilitar el cambio del estado de un terminal externo en un modo de parada.
Los objetos anteriores y otros y las características novedosas de la presente invención se harán evidentes a partir de la descripción de esta especificación y los dibujos adjuntos.
Solución
Un resumen de los representativos de las invenciones divulgadas en la presente solicitud se describirá brevemente de la siguiente manera.
Es decir, según un registro regrabable (31), un control capaz de configurar selectivamente un terminal externo en un modo de bajo consumo de energía en un modo de bajo consumo de energía y un estado de espera lógica y un estado de alta impedancia inmediatamente antes del modo de bajo consumo de energía Y una lógica (131).
De acuerdo con los medios descritos anteriormente, el estado del terminal externo en el modo de parada se determina de acuerdo con la lógica establecida en el registro. Esto hace posible que corresponda tanto a un usuario que solicita el estado de retención lógica inmediatamente antes del modo de parada como a un usuario que solicita el estado de alta impedancia.
La figura 2 muestra un procesador de protocolo de comunicación de acuerdo con una realización de la presente invención.
Aunque no está particularmente limitado, el procesador 1 de protocolo de comunicación está formado en un sustrato semiconductor tal como silicio mediante una técnica conocida de fabricación de circuitos integrados de semiconductores.
procesador de protocolo de comunicación 1 no está particularmente limitado, principalmente CPU2 para controlar el conjunto, una unidad de gestión de memoria (MMU) MMU 3, el controlador de bus 4, DMAC 5, MSCI (multiprotocolo serial de interfaz de comunicación) 6, ASCI (asíncrono Una interfaz de comunicación en serie 7), un temporizador 8, un controlador de actualización 9 y similares, que están conectados en común con el bus de datos interno 10, el bus de direcciones interno 11 y el bus de control interno 12.
El bus de datos interno 10 y el bus de direcciones interno 11 pueden interconectarse con el exterior a través de la memoria intermedia de datos 13 y la memoria intermedia de direcciones 14, respectivamente.
Aunque no está restringido en particular, el MSCI 6 es capaz de seleccionar la sincronización full-duplex de 1 canal, byte, como la sincronización de inicio-parada, la sincronización bidireccional y la sincronización de bits del sistema HDLC (control de enlace de datos de alto nivel), , Recibir datos, reloj de transmisión y reloj de recepción se intercambian con el exterior. El ASCI 7 tiene un canal de dúplex completo y puede seleccionar sincrónico o sincrónico de reloj e intercambia datos de transmisión, recibe datos, transmite reloj y recibe reloj con el exterior. El MSCI 6 y el ASCI 7 respectivamente realizan una conversión paralela de datos de transmisión / recepción, control de sincronización de reloj de transmisión / recepción, detección de error, etc., y el procesamiento de protocolo superior puede ser realizado por la CPU 2. Cada uno de MSCI 6 y ASCI 7 incluye un registro de datos de transmisión para almacenar datos de transmisión, un registro de datos de recepción para almacenar datos de recepción y grupos de registros de E / S tales como un registro de estado y un registro de control.
El DMAC5, especialmente pero no limitado a, un sistema incorporado en dos canales, seleccione los dispositivos de E / S para cumplir a la señal de solicitud de transferencia al mismo tiempo que se dirigió la memoria o de un solo modo de direccionamiento para la transferencia de datos en respuesta a la señal de solicitud de transferencia, la lectura Un modo de direccionamiento dual en el que se activa un ciclo para transferir datos entre la memoria y la memoria, y además, se admite un modo de transferencia en bloque de cadena entre la memoria y el MSCI 6. El DMAC 5, DMA memoria del registro de dirección para designar una dirección de memoria durante la transferencia, el destino de la transferencia o O registro I / dirección para designar una dirección de los circuitos de entrada y de salida de la que para transferir el byte recuento de registro para especificar la palabra de transferencia de recuento, registro de modo Y otros registros de E / S. Incidentalmente, el DMAC 5 recibe señales de solicitud de transferencia correspondientes a los canales respectivos y emite una señal de fin de transferencia.
Aunque no está restringido en particular, el temporizador 8 tiene dos canales y tiene un contador de tipo de recarga y una función de contador de un evento externo y similares, un reloj externo y una señal de disparo están dados externamente, y se obtiene una salida de temporizador correspondiente . Este temporizador 8 incluye un registros de E / S, tales como el registro del temporizador de recarga y registro de control, los datos se vuelva a cargar se encuentra en el registro de datos de contador de tiempo y el registro de datos del temporizador, tal como se establece en el valor inicial recuento .
El controlador de actualización 9 no está particularmente limitado, DRAM tiene una función de control de acceso DRAM para refrescante (Random memoria dinámica de acceso), la separación entre la presencia o ausencia de la inserción del ciclo de actualización y el ciclo de actualización y la longitud del ciclo de actualización, , Y similares, como se muestra en la FIG.
En el procesador de esta realización, se preparan un modo de reposo, un modo de parada de E / S y un modo de parada del sistema como los modos de consumo de potencia. En el modo de reposo, el reloj de la CPU 2 se detiene. En el modo de parada de E / S, las operaciones del búfer de datos 13, la unidad de E / S tal como el MSCI 6 y el ASCI 7 se detienen. Además, en este modo de parada de E / S, la ejecución de una instrucción predeterminada cambia al modo de detención del sistema. En el modo de detención del sistema, los relojes de la CPU 2 y la unidad de E / S se detienen.
El estado de los terminales externos en el modo de parada de E / S y el modo de parada del sistema incluye un estado de retención lógica inmediatamente antes del modo de parada y un estado de alta impedancia, y en el procesador 1 de la presente realización, dicha configuración de estado de terminal externo Para que los cambios puedan hacerse fácilmente. Por ejemplo, en el búfer de datos 13, basado en el registro y la información almacenada del registro, lógica de control capaz de configurar selectivamente el terminal externo en el modo de bajo consumo de energía al estado de espera lógica y el estado de alta impedancia inmediatamente antes del modo de bajo consumo de energía Para que se puedan responder a las diferentes solicitudes de los usuarios. La configuración específica de esto se describirá a continuación.
La figura 1 muestra un ejemplo de configuración específica de la parte principal en la memoria intermedia de datos 13.
La memoria intermedia de datos 13 incluye un circuito de entrada / salida correspondiente a una configuración de bit de datos intercambiados en un formato paralelo. En la figura 1, un sistema de salida para 1 bit correspondiente al terminal externo T 1 que permite la entrada de datos / . Aunque no particularmente limitado, el sistema de salida incluye un registro 31 34 acoplado al bus de datos interno 10, una lógica de control 131 para controlar el estado del terminal externo T 1, y una salida externa de señal a través del terminal externo T 1 , Un transistor MOS tipo p de canal p M 1, un transistor MOS tipo M de canal n 2, y un transistor MOS tipo M de canal p como una carga acoplada a la fuente de alimentación lateral de alto potencial Vdd. El transistor MOS tipo M de canal p M está acoplado a la fuente de alimentación lateral de alto potencial Vdd, y el transistor M2 tipo M de canal n está acoplado a la fuente de alimentación lateral de bajo potencial Vss. Un transistor MOS tipo P de canal p M1 y un transistor M2 tipo M de canal n están conectados en serie para formar un inversor. El terminal de salida de este inversor está acoplado al terminal externo T1. La información configurada en el registro 31 34 es controlada por la CPU 2.
Register 31 es una para el control de estado de los terminales externos T1 del modo de parada registro 32 se ajusta para controlar el tipo de canal p MOS transistores M3, regístrese 33 es el control de salida de registro de datos 34 y los datos de salida de retención .
Aunque no está particularmente limitado, la lógica de control 131 está acoplada a una puerta AND 15, inversores 16 y 17, puertas NAND 18 y 19, una puerta NOR 20 y una puerta OR 21 . El transistor MOS tipo P de canal p es controlado por la señal de salida de la puerta OR 21. La señal de salida del registro 31 se introduce en la puerta Y 15 y también se ingresa a la puerta O 21 a través del inversor 17. En la puerta Y 15, Y lógica se obtiene entre las señales de salida del registro 33 del registro 31, la señal de salida es entrada a la etapa posterior de la puerta NAND 19, también, para ser de entrada a la puerta NOR 20 a través del inversor 16 . En la puerta NAND 18, se obtiene una lógica NAND de la señal de salida del registro 32 y la señal de salida del registro 34. La señal de salida de la puerta NAND 18 se transmite a la puerta O 21 en la etapa siguiente. En esta puerta OR 21, se obtiene la lógica OR de la señal de salida del inversor 17 y la señal de salida de la puerta NAND 18, y el funcionamiento del transistor MOS tipo M de canal p se controla basándose en la señal de salida. En la puerta NAND 19, se obtiene una lógica NAND de la señal de salida de la puerta AND 15 y la señal de salida del registro 34, y la operación del transistor MOS tipo M del canal p M1 se controla basándose en ella. En la puerta NOR 20, se obtiene la lógica NOR de la señal de salida del inversor 16 y la señal de salida del registro 34, y la operación del transistor MOS tipo M de canal n se controla sobre la base de la misma.
En el registro 31 por la CPU 2, cuando se establece en '0', independientemente de la lógica de almacenamiento de los otros registros 32 34, los transistores MOS M1 M3 está siendo cortado, el terminal T1 externa, un estado de alta impedancia .
En el caso donde '1' se establece en el registro 31 por la CPU 2, si la salida del registro 33 es '1', el transistor MOS M 1 o M 2 Se activan de forma complementaria. Como resultado, la salida externa de datos está habilitada. Cuando la CPU 2 ajusta '1' en el registro 31 y se establece '0' en el registro 33, los datos no se emiten externamente.
El transistor MOS M3 se enciende solo cuando se establece '1' en el registro 32 y los datos de salida del registro 34 son '1'.
De acuerdo con la realización anterior, se pueden obtener los siguientes efectos operacionales.
En el registro 31 por la CPU 2, si se establece en '0', independientemente de la lógica de almacenamiento de los otros registros 32 14, transistores MOS M1 M3 está siendo cortada, el terminal T1 externo es un estado de alta impedancia Sin embargo, si la CPU 2 establece '1' en el registro 31, el terminal externo T1 puede establecerse en el estado de retención lógica inmediatamente antes del modo de bajo consumo de energía en el modo de parada. En otras palabras, el modo de parada, ya que se migra mediante la ejecución de un comando predeterminado, durante la transición al modo de parada, el registro 31, si se establece en '0', los terminales externos T1 del modo de parada y la alta impedancia de Estado Además, cuando se establece '1' en el registro 31 en el momento del cambio al modo de parada, el terminal externo T1 en el modo de parada puede establecerse en el estado de retención de datos inmediatamente precedente. De esta forma, el estado del terminal externo en el modo de parada se determina de acuerdo con la lógica establecida en el registro 31, de modo que tanto el usuario solicite el estado de retención lógica inmediatamente antes del modo de parada y el usuario solicite el estado de alta impedancia Puede responder a.
Por encima de presente la invención hecha por el [inventor] específicamente se describió basa en ejemplos, pero la presente invención no está limitada a ellos pero, naturalmente, puede ser modificado de diversas maneras sin apartarse de la esencia de la misma .
Por ejemplo, hay casos en los que se desea establecer el estado de alta impedancia o el estado de retención lógica inmediatamente anterior también en un terminal externo dedicado a la salida de señal o un terminal externo dedicado a la entrada de señal, incluso en ese caso también, Y la lógica de control capaz de configurar selectivamente el terminal externo en el modo de bajo consumo de energía en el estado de espera lógica y el estado de alta impedancia inmediatamente antes del modo de bajo consumo de energía basado en la información almacenada de este registro Es posible obtener el mismo efecto operativo que en el caso.
En la descripción anterior, se explicó el caso en el que la invención realizada por el presente inventor se aplicó principalmente al procesador de protocolo de comunicación que es el campo de utilización detrás de él, pero la presente invención no está limitada a eso, y uso general o uso exclusivo Y se puede aplicar ampliamente a varios microordenadores.
La presente invención puede aplicarse con la condición de que soporte al menos el modo de bajo consumo de energía.
Efecto de la invención
Los efectos obtenidos por los representativos de las invenciones divulgadas en la presente solicitud se describirán brevemente de la siguiente manera.
Es decir, dado que el estado del terminal externo en el modo de parada se determina de acuerdo con la lógica establecida en el registro, es necesario responder tanto al usuario que solicita el estado de retención lógica inmediatamente antes del modo de parada como al usuario que solicita el estado de alta impedancia Tu puedes hacer
La figura 1 es un diagrama de circuito que muestra un ejemplo de configuración de una parte principal de una memoria intermedia de datos incluida en un microordenador como una realización de la presente invención.
La figura 2 es un diagrama de bloques que muestra un ejemplo de configuración global del microordenador.
1 microordenador
2 CPU
3 MMU
4 Controlador de bus
5 DMAC
6 MSCI
7 ASCI
Temporizador 8
9 Controlador de actualización
10 Bus de datos interno
11 Bus de dirección interna
12 Bus de control interno
13 Memoria intermedia de datos
14 Buffer de direcciones
31, 32, 33 y 34 registros
131 Lógica de control
Terminal externo T1
Reclamo
En la reivindicación 1 Estado micro puede controlar el circuito de estado de los terminales de control de los terminales externos del ordenador, y el registro regrabable, modo de baja potencia lógica inmediatamente antes de los terminales externos del modo de bajo consumo de energía en base a la información almacenada en el registro Y una lógica de control configurable selectivamente entre un estado de espera y un estado de alta impedancia.
2. Un microordenador formado sobre un sustrato semiconductor que incluye una unidad de procesamiento central, que comprende: un registro acoplado a la unidad de procesamiento central a través de un bus de datos interno y regrabable por la unidad de procesamiento central; Y una lógica de control capaz de configurar selectivamente un terminal externo en un modo de bajo consumo de energía a un estado de espera lógica y un estado de alta impedancia inmediatamente antes de un modo de bajo consumo de energía basado en la información.
Llevar a cabo un registro capaz de holding, y capaz de contener datos de registro enviados desde el terminal externo, la información de instrucción de la salida externa de datos contenidos en el registro de la información para instruir a un pull-up según la reivindicación 3 el terminal externo Y un registro para registrar dichos datos en dicha memoria.
Dibujo :
Application number :1997-006750
Inventors :株式会社日立マイコンシステム、株式会社日立製作所
Original Assignee :石田徹、上野淳、桜沢出