Método de comunicación interprocesador en sistema multiprocesador
Descripción general
 Para procesadores para los que la comunicación entre procesadores se ha vuelto imposible, la información de comunicación es transmitida por otro procesador. ] El procesador i (120) establece la información necesaria en el área de información de transmisión del procesador i al procesador i + 1 (130) en la memoria principal 100, y si la comunicación entre procesadores ejecutada en el procesador i + 1 falla , El procesador i 120 establece la información de instrucción de retransmisión en el área de información de transmisión desde el procesador i hasta el procesador i + 2 en la memoria principal 100 y realiza la comunicación entre procesadores con el procesador i + 2. Al reconocer la instrucción de retransmisión, el procesador i + 2 (140) establece la información recibida a través del área de información de transmisión en el área de información de transmisión desde el procesador i + 2 al procesador i + 1 y envía la información recibida al procesador i + 1 (130) Realice la comunicación entre procesadores.
Campo técnico
La presente invención se refiere a un método de comunicación entre procesos en un sistema multiprocesador, y más particularmente a un método de comunicación entre procesos para retransmitir otros procesadores.
Antecedentes de la técnica
La figura 3 muestra un ejemplo de configuración de un método de comunicación entre procesadores convencional. En el método de comunicación interprocesador en la figura, primero, en un área de información de transmisión (410) preparada para cada procesador entre los procesadores en la memoria principal (400), utilizando un medio de escritura de memoria ordinario (no mostrado), el procesador emisor Establece el indicador de recepción (411) y almacena la información de transmisión (412). A continuación, la lógica de comunicación del interprocesador (d) en el procesador emisor escribe en el campo del procesador de destino de emisión del puerto de generación de interrupción (b) en su propio procesador, de modo que la señal de interrupción de comunicación entre procesadores se envía al procesador emisor Es salida. Aquí, la línea de señal de interrupción se compone de una línea de señal de comando para iniciar una línea de interrupción y una línea de señal de dirección para designar un procesador asociado, y es parte de un bus común que conecta los procesadores.
El procesador en el lado de recepción puede reconocer la misma señal de interrupción que la causa de interrupción de comunicación entre procesadores (c), saber qué procesador se ejecuta la comunicación entre procesadores refiriéndose a la señal de interrupción, La información de transmisión se recupera del área de información de transmisión (410) y se restablece el indicador de recepción (411).
En este momento, la comunicación interprocesador falló debido a un error en el puerto de generación de interrupción (b) en el procesador emisor o una anomalía tal que la señal de interrupción de comunicación entre procesadores no se refleja en la causa de interrupción de comunicación interprocesador (c) del procesador receptor No hay medios para recuperar el estado en el que esta comunicación con el interprocesador se ha vuelto imposible. En el caso en que la comunicación del interprocesador se relaciona con el control de E / S para el dispositivo, se produce una parada del sistema o similar y la comunicación entre procesos En el caso de un alto nivel de urgencia relacionado con el control del sistema, puede producirse un sistema inactivo o similar. Incluso si se pueden evitar, es normal que el procesador que se volvió inalcanzable se desconecte. En tal caso, no es posible usar los recursos del sistema bajo el procesador, en algunos casos, También existe el temor de que el entorno se destruya al apagar el sistema en un estado en el que no se realiza ningún procesamiento.
Tarea de solución
En el método de control de multiprocesador convencional descrito anteriormente, existe la desventaja de que, cuando la comunicación entre procesadores se vuelve imposible durante la operación, primero conduce a la caída del sistema y al bloqueo del sistema. Además, incluso si se pueden evitar, dado que los procesadores que no pueden comunicarse están desconectados, también existe la desventaja de que los dispositivos controlados por el procesador, los recursos del sistema propiedad se vuelven inutilizables posteriormente. Además, si la comunicación se vuelve imposible durante el arranque del sistema, es concebible que el inicio del sistema no sea posible, e incluso si el procesador se puede iniciar por separado, incluso si se puede iniciar, posee un dispositivo controlado por el mismo procesador Si los recursos del sistema se vuelven inutilizables y se imposibilita la comunicación adicional durante el proceso de apagado que es el procesamiento de terminación del dispositivo del sistema, el procesamiento de terminación del dispositivo controlado por el procesador o el procesamiento de liberación de los recursos del sistema se pueden ejecutar Hubo un problema de que no había.
Sumario de la invención La presente invención se ha realizado para resolver los problemas anteriores, y es un objeto de la presente invención proporcionar un procesador capaz de ejecutar la comunicación entre procesadores a través de un procesador separado para un procesador que no puede comunicarse entre procesadores en una determinada dirección, Es un objeto de la presente invención realizar la evitación de un bloqueo de sistema, la operación continua de un dispositivo bajo el procesador que se convierte en una comunicación deshabilitada, la garantía de un proceso de terminación y la garantía del uso continuo y el procesamiento de liberación de los recursos del sistema bajo el procesador.
Solución
De acuerdo con un primer aspecto de la presente invención, se proporciona un método de comunicación entre procesos en un sistema multiprocesador en el que un procesador se comunica con otros procesadores a través de una memoria común a través de una memoria común, en un sistema de comunicación entre procesadores, Y un área de información de transmisión para almacenar información, emitir información de destino, información del modo de comunicación que indica una forma de comunicación del interprocesador, bandera de recepción y datos de transmisión que indican éxito / falla de la comunicación, y el primer procesador realiza el común En la memoria, un primer número de procesador como la información de origen, el segundo número de procesador como la información de destino, y la comunicación en el primer área de información de transmisión correspondiente al primer procesador y el segundo procesador 'Comunicación normal' como información de formulario y primeros datos de transmisión a medida que se establecen los datos de transmisión, y Cuando la primera comunicación de procesador a procesador se ejecuta con respecto al primer procesador y el segundo procesador, cuando la bandera de recepción en el primer área de información de transmisión determina que la primera comunicación entre procesadores es imposible, El primer número de procesador como la fuente de información de emisión, el segundo número de procesador como la información de destino de emisión, y la 'primera comunicación de retransmisión' como la información del modo de comunicación en la segunda área de información de transmisión correspondiente, Y un primer medio de control de comunicación para establecer los primeros datos de transmisión como datos de transmisión y solicitar al tercer procesador que realice una segunda comunicación entre procesadores, en donde el tercer procesador comprende: Al recibir la segunda solicitud de comunicación entre procesadores, reconoce la 'primera comunicación retransmitida' como la información del modo de comunicación en la segunda área de información de transmisión Refiriéndose a la información del segundo área de información de transmisión en el área de información de tercera transmisión correspondiente al tercer procesador y el segundo procesador y haciendo referencia al primer número de procesador como la información de origen y la información de destino de la emisión Y establece el segundo número de procesador como el segundo número de procesador como la información del modo de comunicación y los primeros datos de transmisión como los datos de transmisión y transmite el segundo número de procesador como el tercer procesador Un segundo medio de control de la comunicación para realizar una solicitud de intercomunicación, en el que dichos dos procesadores reciben dicha tercera solicitud de comunicación del interprocesador y transmiten dicho 'segundo' Relay communication ', reconoce la información en el tercer área de información de transmisión y la tercera comunicación del interprocesador origina originalmente desde el primer procesador hasta el segundo procesador El tercer medio de control de comunicación reconoce que la comunicación entre los procesadores es una comunicación entre procesadores.
De acuerdo con un segundo aspecto de la presente invención, en el primer aspecto de la presente invención, en el caso donde la comunicación entre procesadores se ejecuta usando la 'primera comunicación de retransmisión', el primer procesador transmite la segunda área de información de transmisión. , El primer control de comunicación significa iniciar sesión en la memoria de respaldo proporcionada de antemano y mostrarla en un terminal provisto previamente y notificar al centro de mantenimiento de la misma.
A continuación, la presente invención se describirá con referencia a los dibujos.
1 es un diagrama de configuración que muestra una realización de la primera invención según la reivindicación 1, la figura 2 es un diagrama de configuración que muestra una realización de la segunda invención según la reivindicación 2, y la figura 3 se refiere a la reivindicación 3 La figura 7 es un diagrama de configuración que muestra una realización de la tercera invención.
En primer lugar, la primera invención se describirá a continuación con referencia a la figura 1.
En control en el sistema multiprocesador, se supone que el procesador i 120 realiza la comunicación entre procesadores con el procesador i + 1 130. En este momento, la lógica de comunicación entre procesadores (a) en el procesador 120i se transfiere desde el procesador i (120) al procesador i + 1 (130) en el área de información de transmisión (110) preparada para cada procesador en la memoria principal 100 , Establece el indicador de recepción (111), almacena la información de transmisión (115), establece el número de procesador emisor (112), establece el número de procesador emisor (113) y establece el modo de comunicación Establecer la bandera (114). En este momento, el número de procesador del procesador i (120) se asigna al número de procesador emisor (112), el número de procesador del procesador i + 1 (130) se asigna al número de procesador emisor (113) Se establece la información que indica que se establece la comunicación del interprocesador normal. Después de eso, la lógica de comunicación del interprocesador (a) en el procesador i (120) escribe el campo mapeado para generar una interrupción en el puerto de generación de interrupción (b) del propio procesador al procesador i + 1 (130) Generando así una señal de interrupción de comunicación entre procesadores para el procesador i + 1 (130) (como para la línea de señal de interrupción, como se explica en la tecnología convencional). En este momento, si la comunicación del interprocesador se ejecuta normalmente, el factor de interrupción del procesador i (120) se refleja en el factor de interrupción de comunicación entre procesadores (c) en el procesador i + 1 (130) como el procesador del lado receptor La lógica de comunicación del interprocesador (a) en el procesador i + 1 (130) detecta este factor y transmite la transmisión utilizada para la comunicación del interprocesador desde el procesador i (120) en la memoria principal (100) al autoprocesador Se hace referencia a la bandera del modo de comunicación (114) del área de información (110). Cuando el indicador es información que indica comunicación de interprocesador normal, se recupera la información de transmisión (115) y se restablece el indicador de recepción (111).
Sin embargo, si el procesador i (120) recibe una solicitud del procesador i (120) debido a una falla en el puerto de generación de interrupciones (b) en el procesador i (120) o un mecanismo averiado en la causa de interrupción del procesador (c) en el procesador i + 1 Se supone que la comunicación entre procesadores a +1 (130) no se puede ejecutar normalmente. Si la comunicación del interprocesador se ha determinado satisfactoriamente es si la lógica de comunicación del interprocesador (a) en el procesador, que es el emisor de la comunicación del interprocesador, recibe la bandera de recepción en el área de información de transmisión (110) en la memoria principal (100) 111) durante un cierto período de tiempo. Sin embargo, el tiempo de supervisión en este caso varía según el sistema, y ​​se supone que es un valor suficiente para detectar que la comunicación entre procesadores no pudo ejecutarse normalmente.
La lógica de comunicación del interprocesador (a) en el procesador i (12) que ha detectado que la comunicación entre procesadores no pudo ejecutarse normalmente es un proceso en el que el procesador i + Establece el indicador de modo de comunicación (114) en el área de información de transmisión (110) en 1 (130) en información que indica que la comunicación está deshabilitada y no puede realizar comunicación entre procesadores desde el propio procesador al procesador i + 1 (130) Para que pueda ser reconocido por otros procesadores. Luego, esta vez, se ejecuta un proceso de comunicación entre procesadores a través de otro procesador i + 2 (140) diferente del procesador i + 1 (120) en el mismo bus (150). En este momento, consulte el indicador de modo de comunicación del área de información de transmisión (110) desde el procesador i + 2 (140) en la memoria principal (100) al procesador i + 1 (130) para confirmar que la comunicación no está deshabilitada El número de procesador del procesador i (120) está asignado al número de procesador de destino de emisión (112) del área de información de transmisión (110) desde el procesador i (120) en la memoria principal (100) al procesador i + 2 (140) , El número de procesador i + 1 (130) se asigna al número de procesador de destino de expedición (113), y la información que indica que es la primera comunicación interprocesadora de comunicación de interprocesador de tipo intermediario se transmite a la bandera de tipo de comunicación (114) En la información (115), se almacena la información en el momento de la ejecución de la comunicación entre procesadores con el procesador anterior i + 1 (130) y se ejecuta la comunicación entre procesadores.
Si esta comunicación entre procesadores se ejecuta normalmente, la lógica de comunicación entre procesadores (a) en el procesador i + 2 (140) reconoce la comunicación entre procesadores del procesador i (120) (114) del área de información de transmisión (110) del procesador i (120) anterior a su propio procesador. Aquí, dado que este indicador es información que indica que es la primera comunicación entre procesadores de comunicación de interprocesador de tipo de retransmisión, la lógica de comunicación de interprocesador (a) en el procesador i + 2 (140) es un área de información de transmisión (110 (130) dentro del procesador i + 1 (130) haciendo referencia al número de procesador de destino de la emisión (113) en el procesador i + 1 (130).
En este caso, el número de procesador (112) en el área de información de transmisión (110) en la memoria principal (100) del procesador i + 2 (140) al procesador i +1 (130) El número de procesador se asigna al número de procesador de destino de expedición (113), el número de procesador i +1 (130) y el indicador de modo de comunicación (114) es información que indica que es la segunda comunicación interprocesadora de comunicación interproceso de tipo intermediario , Y la información de transmisión del procesador i (120) que se acaba de recibir se copia a la información de transmisión (115). Cuando esta comunicación entre procesadores se ejecuta normalmente, la lógica de comunicación entre procesadores (a) en el procesador i + 1 (130) reconoce la comunicación entre procesadores desde el procesador i + 2 (140) (114) en el área de información de transmisión (110) del procesador i + 2 (140) anterior a su propio procesador. Aquí, dado que este indicador es información que indica que esta es la segunda comunicación interprocesador de comunicación de interprocesador de tipo relé, la lógica de comunicación entre procesadores (a) en el procesador i + 1 (130) es un procesador tipo relé Al reconocer que la intercomunicación se ha ejecutado y hacer referencia al número de procesador emisor (112), es posible reconocer que originalmente era la comunicación entre procesadores del procesador i (120) a su propio procesador.
En este caso, la lógica de comunicación entre procesadores (a) en el procesador i (120) que es el emisor también ejecuta la primera comunicación entre procesadores de la comunicación entre procesadores entre procesadores y el procesador i + 2 (140) Si no se puede hacer o indicador de estilo de comunicación (114) en el área de información de transmisión (110) desde el procesador i + 2 (140) en la memoria principal del procesador (100) hasta el procesador i +1 (130) Si se configura la información, se selecciona un procesador adicional en el mismo bus (150), y si el procesador tampoco se puede usar, se selecciona otro procesador, de modo que el procesador considere que se puede usar Mientras exista, se ejecuta el procesamiento de emisión de la primera comunicación entre procesadores de comunicación de interprocesador de tipo de retransmisión.
De acuerdo con este método, incluso cuando la intercomunicación del procesador directo con respecto al procesador emisor del procesador emisor se vuelve imposible, incluso si hay incluso una ruta capaz de comunicación entre procesadores mediante el uso de comunicación interprocesador de tipo de retransmisión , El procesamiento puede continuarse.
A continuación, se describirá una realización de la segunda invención con referencia a la FIG.
Cuando la comunicación del interprocesador de tipo retransmisión se realiza utilizando el método de la primera invención, la lógica de comunicación del interprocesador (a) en el procesador emisor almacena la información de que la comunicación del interprocesador del tipo de retransmisión se ha realizado en la memoria de respaldo 300 en el área de registro de fallos de comunicación entre procesadores 301. Además de ser efectivo para el análisis cuando el sistema deja de funcionar debido a una falla, esta información también puede ser confirmada por una herramienta de edición durante el funcionamiento del sistema, que es útil para el mantenimiento preventivo. Además, al poner en marcha el sistema, el juicio de falla se basa en la información, y al desconectar el procesador que se sospecha que está defectuoso y al poner en marcha el sistema, es posible evitar fallas debido a fallas del procesador durante la operación. Además, esta lógica de comunicación interprocesador también tiene la función de notificar al centro de mantenimiento 330 de la función de mostrar en el panel de control 310 o al terminal 320 información de que la comunicación del interprocesador de tipo relé se ha llevado a cabo, de modo que el operador y el personal de mantenimiento Puede notificar al sistema que se ha producido una anomalía.
Efecto de la invención
Como se describió anteriormente, de acuerdo con el método de control multiprocesador convencional, en el caso en que la comunicación interprocesador en una cierta dirección de comunicación se vuelve imposible, sistema inactivo, bloqueo del sistema o incapacidad de usar o terminar el procesamiento del dispositivo, o Se cree que se produjeron problemas tales como la falta de disponibilidad de los recursos del sistema, imposibilidad de liberación de procesamiento, etc. Sin embargo, en el método de control multiprocesador que utiliza comunicación intermediaria entre procesadores de la presente invención, la comunicación entre procesadores desde una cierta dirección de comunicación es imposible , Un medio para cambiar la ruta de comunicación para realizar la comunicación de tal manera que retransmite la información de comunicación por un procesador separado se usa para el procesador que se ha convertido en el procesador, Hay un efecto que se puede hacer.
La figura 1 es un diagrama de bloques que muestra una realización de la primera invención.
La figura 2 es un diagrama de bloques que muestra una realización de la segunda invención.
La figura 3 es un diagrama de bloques que muestra un ejemplo convencional.
100, 400 memoria principal
110, 410 área de información de transmisión
Bandera de recepción
112 Número de procesador emisor
113 Emitido al número de procesador
114 Indicador de tipo de comunicación
115, 412 información de transmisión
120 Procesador i
130 Procesador i + 1
140 Procesador i + 2
300 memoria de respaldo
301 Área de registro de fallas de comunicación entre procesadores
310 panel de operaciones
Terminal 320
330 Centro de mantenimiento
(A), (d) lógica de comunicación entre procesadores
(B) Puerto de generación de interrupción
(C) Factores de interrupción de comunicación entre procesadores
Reclamo
1. Un método de comunicación entre procesadores en un sistema multiprocesador en el que un procesador se comunica con otros procesadores a través de una memoria común, donde en la memoria común, la información del emisor en la comunicación interprocesador entre cada procesador y el problema Y un área de información de transmisión para almacenar información de destino e información de modo de comunicación que indica una forma de comunicación de la comunicación entreprocesadores y una bandera de recepción y datos de transmisión que indican éxito / falla de la comunicación, donde el primer procesador juzga si el El primer número de procesador como la fuente de información de emisión, el segundo número de procesador como la información de destino de emisión y la información del modo de comunicación en el primer área de información de transmisión correspondiente al primer procesador y el segundo procesador 'Comunicación normal' y los primeros datos de transmisión cuando se configuran los datos de transmisión, y los segundos datos de transmisión Al ejecutar la primera comunicación entre procesadores con respecto al emisor, si se juzga que la primera comunicación entre procesadores es imposible por el indicador de recepción en el primer área de información de transmisión, el primer procesador y el tercer procesador son compatibles El primer número de procesador como la información del emisor, el segundo número de procesador como la información de destino del problema, 'la primera comunicación de retransmisión' como la información del modo de comunicación, y Y un primer medio de control de comunicación para establecer los primeros datos de transmisión como datos de transmisión y solicitar al tercer procesador que realice una segunda comunicación entre procesadores, en donde el tercer procesador comprende: 2 solicitud de comunicación entre procesadores y reconoce la 'primera comunicación retransmitida' como la información del modo de comunicación en la segunda área de información de transmisión, la tercera Y una tercera área de información de transmisión correspondiente a dicho segundo procesador, que hace referencia a dicha información de dicha segunda área de información de transmisión, y dicho primer número de procesador como dicha información de fuente y dicha información Establece el segundo número de procesador, la 'segunda comunicación de retransmisión' como la información del modo de comunicación y los primeros datos de transmisión como los datos de transmisión y transmite una tercera solicitud de comunicación entre procesos al segundo procesador Y el segundo procesador recibe la tercera solicitud de comunicación del interprocesador y transmite la segunda comunicación del tipo de retransmisión como la información del modo de comunicación en la tercera área de información de transmisión ', Se refiere a la información del tercer área de información de transmisión, y la tercera comunicación del interprocesador se refiere originalmente a la adquisición del primer procesador al segundo procesador método de comunicación entre procesadores en un sistema multiprocesador que comprende además un tercer medio de control de comunicación reconoce que Tsu es la comunicación sub.
2. Método de comunicación interprocesador según la reivindicación 1, en el que, cuando la comunicación entre procesadores se ejecuta utilizando la 'primera comunicación intermedia', el primer procesador registra el contenido del segundo área de información de transmisión en una memoria de respaldo proporcionada previamente. Y dicho primer medio de control de comunicación muestra dicha información en un terminal provisto por adelantado con dichos primeros medios de control de comunicación y notifica a dicho centro de mantenimiento de dichos primeros medios de control de comunicación.
Dibujo :
Application number :1997-006739
Inventors :北海道日本電気ソフトウェア株式会社
Original Assignee :影山孝裕