Método de visualización del resultado del cálculo
Descripción general
 Realice el procesamiento a alta velocidad de la visualización de dígitos firmados. ] Display método de la presente invención, convierte la salida resultado de la operación de los medios de cálculo en la pantalla dígitos firmado que consta de m bits (12), el tamaño de visualización de la binario para algunos bits de dicha m bits para juntas (22), en donde m calcula la información de redondeo para el bit de visualización Dijjito firmado (24), la representación binaria convertida, y, basándose en la información de redondeo calculado, que consta de n bits 2 Y mostrando un resultado de cálculo que incluye un paso (28) de salida de una indicación legal.
Campo técnico
9. Circuito de redondeo según la reivindicación 8, que comprende además un circuito convertidor de redondeo para convertir los mn bits inferiores de la salida de la matriz sumadora en un número de magnitud binaria, en el que el circuito de redondeo Un circuito de redondeo para calcular una dirección de redondeo basada en los m n bits convertidos.
Campo técnico La presente invención se refiere a un método de visualización de un resultado de operación, y más particularmente a un método de visualización para convertir una pantalla de dígitos firmados a una visualización y salida de escala binaria.
En muchos sistemas, como computadoras, dispositivos de procesamiento de señales y dispositivos de control de procesos, el cálculo rápido de números de coma flotante es un factor de diseño importante. En general, se usa una representación numérica en coma flotante para estos sistemas debido a su gran rango dinámico. La tecnología avanzada hace posible fabricar circuitos integrados que se pueden multiplicar por números de coma flotante utilizando técnicas paralelas avanzadas para aumentar la velocidad. El multiplicador de matriz paralela genera todos los productos parciales al mismo tiempo y luego agrega los productos parciales en la matriz de sumadores. La matriz de sumadores transforma los números de productos parciales en dos números que a menudo se denominan flujos de suma y acarreo. Las corrientes de suma y acarreo se combinan en el sumador final para producir un producto. La adición final requiere aproximadamente el mismo tiempo que el tiempo de adición parcial del producto porque esto se debe a que los bits de instrucción baja pueden llevar la propagación de acarreo a un nivel mucho más alto que ese, la cadena de transporte Es lo que se llama. Por lo tanto, a menudo se inserta un registro de tubería entre la matriz sumadora y el sumador final. Varios multiplicadores usan indicaciones numéricas redundantes firmadas para agregar productos parciales de forma paralela al tiempo que utilizan un esquema de árbol que aumenta la densidad del circuito y mantiene estructuras repetitivas que son fáciles de organizar. La pantalla de dígitos firmados usa 1 bit para cada posición de bit para representar 1, 0 o 1. Con sumadores de dígitos firmados, cadenas de transporte largas y retrasos asociados se evitan. El conjunto sumador de dígitos firmado agrega el producto parcial a un único número de dígito con signo. Sin embargo, dado que la pantalla de dígitos firmados no es un estilo común, se debe convertir a una pantalla convencional, como una pantalla binaria. El circuito de conversión es muy similar al sumador paralelo add array adicional. La suma de dígitos firmados se describe en N.A. et al., IEEE Transactions on Computer, C Vol. 34, No. 9 (septiembre de 1985). Takagi et al. 'Algoritmo de multiplicación de VLSI rápido utilizando el árbol redundante de adición binaria'.
Además, en multiplicación de coma flotante, el producto debe estar 'normalizado' de modo que el bit más significativo sea '1'. Si la mantisa del operando tiene n bits de longitud, la longitud de la mantisa del producto del resultado es como máximo de 2 n bits. Normalice el producto y redondéelo para que se ajuste al primer formato de punto flotante de n longitud de bit. Si la primera mantisa está normalizada, el cambio de normalización es como máximo de 1 bit. Sin embargo, el acarreo se propagará a todo el número de n bits redondeando. Por lo tanto, el multiplicador debe convertir el producto final, normalizarlo y redondearlo. Normalmente, la transformación se realiza primero, pero en una representación de dígitos firmados es necesario decidir si el número de bits anteriores de igual magnitud es '0' o '1' antes de la conversión. Tomará tiempo. Luego se realiza la normalización, ya que determina qué bits se deben redondear mediante el desplazamiento de normalización. Como tanto la conversión como el redondeo requieren una larga cadena de transporte, este esquema reduce considerablemente la velocidad de multiplicación. Por lo tanto, ha surgido la necesidad de convertir, normalizar y redondear la suma de productos parciales a alta velocidad.
De acuerdo con la presente invención, se proporciona un método de visualización que elimina sustancialmente o reduce los inconvenientes y problemas asociados con los métodos de visualización convencionales. Display método de los resultados de la operación de la presente invención, la salida de resultado de la operación de los medios de cálculo en la pantalla dígitos firmado que consta de m bits, y convierte el tamaño de visualización de la binario para algunos bits de dicha m bits Calcular la información de redondeo para la indicación de dígito con signo de m bits y generar una indicación binaria que consta de n bits en función de la indicación binaria convertida y la información de redondeo calculada Y mostrando el resultado del cálculo. Para una comprensión más completa de la presente invención y sus ventajas, ahora se hace referencia a la siguiente descripción tomada junto con los dibujos adjuntos.
La realización preferida de la presente invención se comprende mejor haciendo referencia al dibujo de la figura 1 de la figura 3, en la que se usan números similares para partes idénticas y correspondientes de las diversas figuras. La figura 1 muestra un diagrama de bloques de un circuito para transformar, normalizar y redondear el producto final (en lo sucesivo denominado 'circuito de redondeo'). El circuito de redondeo 10 está conectado a la salida de la matriz sumadora 12 que se usa típicamente para formar la suma de los productos parciales. En la realización descrita, en el sumador de dígitos con signo, cada 'bit' de la salida de la matriz sumadora está representado por dos bits que representan 1, 0 o 1 en cada posición de bit. En el caso de una entrada de n bits, la salida del conjunto sumador del multiplicador tiene una longitud de 2 n bits e incluye los bits '0' a 2 n 1. Los bits '0' a 'n 3' están conectados al generador de bits adhesivos 14. La salida del generador 14 de bits adhesivos, bits n1 yn2, está conectada al calculador 16 de préstamo. Los bits n hasta 2 n 1 están conectados al incrementador 18. La salida del incrementador 18 y los bits n a través de 2 n 1 están conectados al multiplexor 20, que se selecciona por la salida del calculador de préstamo 16. La salida del multiplexor está conectada al convertidor / decrementador 22. El calculador de préstamo 16 también está conectado al dispositivo de redondeo 24. El dispositivo de redondeo 24 está conectado a un circuito de control 26 que selecciona un modo de redondeo deseado. La salida del convertidor / decrementador 22 y la salida del dispositivo de redondeo 24 están conectadas al selector / cambiador 28. Se obtiene un producto redondeado transformado y normalizado ('valor final') a la salida del selector / palanca de cambios 28.
En funcionamiento, el circuito 10 de redondeo adquiere alta velocidad realizando el cálculo de redondeo simultáneamente con la conversión de la salida de la matriz sumadora 12. Además, la salida de la matriz de sumadores 12 se incrementa antes de la conversión, permitiendo de este modo que se realice un incremento en la representación de dígitos firmados y evite una cadena de transporte larga en el caso de redondeo hacia arriba. El generador de bits adhesivos 14 se describe mejor con referencia a la figura 2, que muestra la salida de bits de la matriz sumadora 12. La matriz sumadora 12 da como resultado 2n bits indexados como bits 0 a 2 n1. El valor final deseado se normaliza n bits con una indicación de magnitud binaria. Para normalizar el número de punto flotante, cambie el bit hasta que el bit más significativo sea '1'. Si ambas entradas están normalizadas, la salida necesita como máximo un turno. Por lo tanto, si el bit 2 n 1 es igual a '1', el n-ésimo bit será el bit menos significativo del producto normalizado y el bit n1 se utilizará para el redondeo. Para aclarar esta especificación, los bits '0' a bit 2 se denominan 'bits de redondeo restantes' y también se usan para el redondeo. Si el bit 2 n 1 es igual a '0', el bit más significativo de la salida normalizada es el bit 2 n 2 y el bit menos significativo de la salida normalizada es el bit n 1. Por lo tanto, el bit de redondeo será el bit n 2 y los bits de redondeo restantes contendrán los bits '0' a bit n 3.
Si no se requiere normalización, los n bits más bajos se redondean, y viceversa, si se requiere normalización, los n bits más bajos se redondean. Para lograr IEEE redondeo estándar 754 (dependiendo de si se requiere la normalización, n 1 o n 2) bit de redondeo debe ser informado de manera similar, el bit de redondeo restante es positiva, negativa o cero También se debe indicar si tiene un valor o no. El generador de bits adhesivos 14 determina si los bits de redondeo restantes (0 a n3) tienen un valor positivo, negativo o cero y genera un 'bit adhesivo' como se indica. Cuando el tamaño de los n 3 bits inferiores es cero, el tamaño del bit adhesivo es '0', pero en otros casos el valor del tamaño del bit adhesivo es '1'. Si todo el tamaño de bits tiene un tamaño de cero, pero el bit de signo es positivo, el signo del bit pegajoso de otro modo el valor de magnitud distinta de cero parte superior de la n inferior 3 bits del bit Es el valor del signo. En otras palabras, excepto cuando todos los bits restantes son iguales a cero, el bit adhesivo es igual al primer bit distinto de cero (1 o 1) de los bits restantes. Cuando se realiza una adición parcial del producto, los bits inferiores se determinan antes que los bits superiores. Por lo tanto, la aparición del bit adhesivo se realiza simultáneamente con la aparición de los bits superiores de la salida de la matriz sumadora, por lo que se agrega poco o ningún retraso en el tiempo de cálculo.
Para la conversión de una representación de dígito con signo a una representación de magnitud binaria, es necesario restar el dígito negativo de la salida de la matriz sumadora de la salida de dígito positivo de la matriz sumadora. Se da un ejemplo en la figura 3, en la que el número de dígito con signo con el bit de signo de '0100' y el bit con la magnitud de '1101' es un bit negativo (un bit con un bit de signo correspondiente igual a 1 ) De un bit positivo (un poco de magnitud con un bit de signo igual a cero) a un número de magnitud binario. Al convertir el número de bits 2n, n valor final de la parte superior es la conversión directa de número n firmó dígito de la (una normalización requiere) es la conversión de la totalidad de los resultados de 2n bits como valor final de n bits más Excepto cuando se excluye el préstamo del bit más bajo si los n bits convertidos anteriormente se incrementan en '1' debido al redondeo de los bits más bajos o se disminuyen en '1'. En el circuito de redondeo 10, se evita la posibilidad de una cadena de transporte larga durante el proceso de incremento ejecutando el incremento de n bits superior mientras se mantiene la indicación de dígito de signo. El incremento se realiza en el incremento 18, independientemente de si la operación de redondeo del resultado fuerza el incremento.
Simultáneamente con este proceso incremental prestado calculadora 16 convierte la salida de bits sumador correspondiente a la posición de bit n 1 y n 2 en el tamaño de la pantalla con el bit pegajoso, y envía este número al 24 redondeo. El calculador de prescripción 16 también calcula si se toma prestado entre los n bits más bajos y los n bits superiores cuando se realiza una conversión en valores de 2 n bits del conjunto de sumadores 12. Si no hay préstamos, el valor final es el valor incrementado o el valor del dígito superior n firmado. Si se toman préstamos, el valor final será el valor del dígito n superior firmado o un valor decrementado. La salida de la calculadora de préstamo 16 se utiliza para seleccionar si se envía un valor incrementado o un valor no incrementado a través del multiplexor 20, pero el valor incrementado se envía si no hay préstamos, Si se toma prestado, se envía un valor que no se incrementó. El valor seleccionado se envía a través del multiplexor 20 al convertidor / decrementador 22. El convertidor / decrementador 22 genera tanto el valor convertido de n bits superiores como el mismo valor disminuido en uno. El convertidor / incrementador 22 es un restador de selección de transporte que agrupa los operandos en bloques de un número predeterminado de bits y acelera la resta realizando una resta para cada bit de cada grupo. Como cualquier grupo no puede calcular hasta que se determine si resta o no un bit (excepto en el caso del primer bloque) por un bloque anterior, el restador de carry select puede calcular En ambos casos de agrupación, es decir, en el caso de un préstamo, el resultado de la resta se reduce en '1' y en el caso en que el resultado de la resta no se reduzca sin un préstamo se calcula . Cuando el bloque inferior completa su cálculo, se selecciona el valor correcto para cada grupo siguiente en función de si el grupo anterior requiere o no un préstamo.
Normalmente, el grupo menos significativo de sustractores de selección de acarreo no calcula los valores decrementados y no decrementados porque no hay préstamos del primer grupo. Sin embargo, en la presente invención, el sustractor de selección de acarreo está diseñado para calcular la sustracción restada y sustraída realizada en el grupo menos significativo. Por lo tanto, tanto el valor decrementado de la resta total de n bits como el valor indiviso se calculan sin ralentizar cambiando ligeramente el hardware. Además, la lógica del restador de selección de acarreo se simplifica en el caso de una conversión de dígitos firmados, lo que significa que en cualquier posición de bit dada, la magnitud del bit de decremento o del bit de minuendo es '0' Es porque debe ser. Simultáneamente con el funcionamiento del convertidor / decrementador 22, el dispositivo de redondeo 24 se usa para calcular el cálculo de redondeo deseado indicado por la entrada del circuito de control 26. El modo de redondeo puede ser de cualquier tipo preferido, es decir, cualquiera de los cuatro modos de redondeo que IEEE dirige, redondea hacia arriba, redondea hacia abajo al más cercano y redondee a cero. Rouncer 24 recibe los bits convertidos del calculador 16 de préstamo que corresponde a los bits n1 yn2 y los bits adhesivos. Se calculan dos casos de redondeo. En el primer caso, suponiendo que no se requiere normalización, el redondeo se calcula para el bit adhesivo y los bits convertidos correspondientes a n 2 y n 1. En el segundo caso, si se requiere normalización, el redondeo se calcula para el bit adhesivo y el bit convertido correspondiente a n 2 y el bit en n 1 es el primero más bajo Bit (LSB). En cualquiera de estos dos casos, el dispositivo de redondeo 24 debe usar el LSB o la salida decrementada del convertidor / decrementador 22 o la salida no decrementada Y una señal de selección indicativa del estado.
Para calcular el redondeo en el caso 1 anterior, si el redondeo basado en el bit correspondiente al bit adhesivo, el bit n 2 y el bit n 1 se redondea hacia arriba, la señal de selección disminuye desde el convertidor / decrementador 22 Indica que se deben usar valores indivisos. Si el redondeo no se redondea, la señal de selección indica que se debe usar la salida decrementada. En el caso 1, la salida del convertidor / decrementador 22 contiene los n bits enteros, por lo que no es necesario calcular el LSB. En el caso 2, el redondeo se calcula para los bits correspondientes al bit adhesivo y el bit n 2, y el primer LSB se establece en el bit n 1. Si el redondeo se redondea hacia arriba y el primer LSB se establece en 1, la salida del LSB al selector / palanca de cambios 28 se establece igual a '0', y si la señal de selección no utiliza la salida no disminuye Significa que no lo hará. Si el redondeo no es un redondeo y el primer LSB se establece en '1', el LSB enviado al selector / palanca de cambios 28 se establece en '1' y si la señal de selección no utiliza la salida decrementada Significa que no lo hará. Si el redondeo se redondea hacia arriba y el LSB se establece en '0', el LSB enviado al selector / palanca de cambios 28 se configura en '1' y la señal de selección debe usar la salida decrementada . Si el redondeo no es un redondeo y el primer LSB está ajustado a '0', la salida de LSB al selector / palanca de cambios 28 se ajusta a '0' y la señal de selección no utiliza la salida decrementada Indica que no es necesario.
La inducción del LSB y la salida seleccionada del dispositivo de redondeo 24 como se describió anteriormente se determina mediante la siguiente ecuación:
SEL 1 = RND
SEL 2 = RND Y B (n 1)
LSB 2 = RND XOR B (n 1)
Aquí,
SEL 1 = señal de selección en el caso 1
SEL 2 = señal de selección en el caso 2
LSB 2 = salida LSB en el caso 2
RND = igual a '1' si se realiza el redondeo, de lo contrario igual a '0'.
B (n 1) = el valor del bit convertido correspondiente a la posición del bit n 1.
La señal SEL descrita por las ecuaciones anteriores es igual a '1' si se usa una salida que no se redujo e igual a '0' si se usa la salida decrementada.
Por lo tanto Seretaku / palanca de cambios 28, basado en la selección y LSB señales del redondo 24, y los bits más significativos de la salida que no se ha decrementado salida y decrementar el transductor / decrementador 22, el transductor / Selecciona y desplaza la salida decrementada del decrementador 22 o la salida no decrementada. Si el bit más significativo de las salidas decrementadas y no decrementadas del convertidor / decrementador 22 es igual a '1', no es necesaria la normalización. Por lo tanto, el selector / desplazador 28 selecciona la salida no decrementada o la salida decrementada basada en la señal SEL 1 basada en el Caso 1. Se requiere la normalización si el bit más significativo tanto de la salida decrementada como de la salida indivisa es igual a '0'. En este caso, el selector / cambiador 28 selecciona las señales LSB 2 y SEL 2 del dispositivo de redondeo 24 y realiza el desplazamiento de la salida seleccionada. Los bits más significativos de la salida que no se ha decrementado es '1', si el bit más significativo de la salida se decrementa es '0', Seretaku / desplazador 28 selecciona las señales SEL2 y LSB2 de la más redondo 24 . Sin embargo, si la señal SEL 2 indica que se debe usar una salida que no se debe disminuir, no se realiza un cambio porque la salida ya se ha normalizado. Por lo tanto, la señal LSB 2 no se usa en este caso. En todos los demás casos, la salida seleccionada se desplaza.
Antecedentes de la técnica
Medios para resolver el problema
Efecto de la invención
En el circuito de redondeo de la presente invención, la conversión de la salida de la matriz de sumadores se realiza simultáneamente con la normalización y el redondeo, proporcionando así la ventaja técnica de una mayor velocidad. Aunque el circuito de redondeo de la presente invención se ha descrito junto con un sumador de dígitos firmado, se puede usar de forma similar junto con una estructura de árbol Wallace donde el valor final tiene que convertirse a partir de las corrientes de suma y acarreo. Aunque la presente invención se ha descrito en detalle anteriormente, debe entenderse que pueden realizarse diversos cambios, sustituciones y alteraciones sin apartarse del espíritu y alcance de la presente invención como se define en las reivindicaciones adjuntas. Yo quiero ser
(1) un circuito de redondeo que convierte una salida de m bits del conjunto de sumadores en una representación de magnitud binaria de n bits y redondea la porción predeterminada del número de m bits en magnitud binaria Un circuito de redondeo para calcular la información de redondeo del número de m bits al mismo tiempo que la conversión del número de m bits, y un circuito de redondeo para convertir n bits de Y un circuito de salida que forma una pantalla de magnitud.
(2) En el redondeo de circuito descrito en la subsección (1), dicho redondeo de circuito, un circuito para calcular la información de redondeo asumido no es necesaria la normalización del número de convertida m bits convertida m bits Y un circuito para calcular dicha información de redondeo asumiendo que la normalización del número de bits es necesaria.
(3) En el circuito de redondeo descrito en el párrafo (2), el circuito para calcular el redondeo asumiendo la normalización incluye un circuito para calcular el bit menos significativo de una visualización de magnitud binaria de n bits. Circuito.
(4) En el circuito de redondeo descrito en el párrafo (3), el circuito de conversión genera una visualización de una magnitud suponiendo que el redondeo de la pantalla del tamaño de m bits no da como resultado el transporte a los n bits más bajos. Un primer valor al que se convierten los n bits menos significativos de la salida de la matriz sumadora y una indicación de una magnitud que asume que el redondeo de la pantalla del tamaño de m bits dará como resultado un carry a los n bits más significativos Y un segundo valor en el que se convierten los n bits más significativos de la salida del conjunto sumador.
(5) En el circuito de redondeo descrito en el párrafo (4), el circuito de redondeo incluye un circuito para detectar si el circuito de salida necesita normalizar la visualización de la magnitud convertida.
6. Circuito de redondeo según la reivindicación 5, en el que el circuito de salida comprende además un circuito de desplazamiento para normalizar la representación de magnitud convertida.
7. Un circuito de redondeo como se describe en el párrafo 4, que comprende además un circuito de incremento para incrementar la salida de la matriz sumadora antes de la conversión para evitar una cadena de transporte debido al redondeo.
(8) sumadores salida binaria de m bits de la pantalla tamaño de la matriz se convierte en la salida de un redondeo circuito redondea el número de n bits, el n bits más significativos de la salida de matrices sumador 1 Un circuito de cálculo de préstamos para determinar si una conversión de un número de m bits da como resultado un préstamo de los n bits más significativos y un circuito de cálculo de préstamos para determinar si una salida de matriz sumadora Un circuito de multiplexor para seleccionar los n bits más significativos de la salida del circuito del multiplexor y la salida incrementada, convirtiendo la salida seleccionada del circuito del multiplexor a un número de magnitud binaria y decrementando Un circuito convertidor / decrementador para calcular el número de magnitudes binarias, un circuito de redondeo para calcular la dirección de redondeo de la salida del conjunto sumador, y medios para reducir dicho decremento calculado por dicho convertidor / El número dividido y no decrementado Y un circuito selector para seleccionar cualquiera de los números.
La figura 1 muestra un diagrama de bloques de un circuito de redondeo de la presente invención.
La figura 2 muestra la salida de la matriz sumadora cuando la normalización del valor final no es necesaria y cuando se requiere la finalización del valor final.
La Figura 3 muestra la transformación de una representación de dígitos firmados restando un bit de magnitud negativa de un bit de magnitud positiva.
10 circuito de redondeo
12 matriz sumadora
14 generador de bits adhesivo
16 préstamo de calculadora
18 incrementer
20 multiplexor
22 convertidor / decrementador
24 más redondo
26 circuito de control
28 selector / palanca de cambio
Reclamo
El 1 operación reivindicación resultado emitido desde los medios de cálculo en la pantalla dígitos firmado que consta de m bits, y convierte el tamaño de visualización de la binario para algunos bits de dicho código de m bits de los m bits Cálculo de una información de redondeo para una indicación de dígito y salida de una indicación binaria que consta de n bits sobre la base de dicha notación binaria convertida y dicha información de redondeo calculada .
Dibujo :
Application number :1997-006595
Inventors :テキサスインスツルメンツインコーポレイテツド
Original Assignee :ヘンリィエム.ダーリイ