Circuito de control de bus y método de control
Descripción general
 Se proporciona un circuito de control y un método de control para un bus que permite el uso de datos comunes incluso si el tipo de bus de la CPU es diferente. ] Cuando el formato de bus de la ROM 14 es diferente del de la CPU 11 en la unidad de conversión de bus 13 dispuesta en el bus (entre los buses de datos 18 y 19) entre la fuente de acceso a datos (CPU 11) y el destino de acceso (ROM 14 etc.) Se introduce una instrucción para cambiar el tipo de bus del bus desde la CPU 11 a la unidad de conversión de bus 13. En base a esta instrucción de conmutación, el formato de datos del bus se cambia entre el bus 19 de datos de destino de acceso y el bus 18 de datos de la fuente de acceso. Por lo tanto, incluso si la CPU 11 y la ROM 14 tienen diferentes tipos de bus, la transferencia de datos entre la CPU 11 y la ROM 14 se puede realizar mediante un procedimiento normal.
Campo técnico
Campo técnico La presente invención se refiere a un circuito de control de bus para conectar una CPU, una memoria, un dispositivo de E / S o similar.
Antecedentes de la técnica
Convencionalmente, por ejemplo, en un sistema que utiliza una CPU de 16 bits, los datos de una memoria externa conectada a la periferia se almacenan de acuerdo con el tipo de bus de la CPU que se utilizará. Si la CPU es leer una palabra de datos desde la memoria externa (16 bits), los pares contenido superior 8 bits de la dirección de la memoria externa al bus de datos de la CPU, el tipo de CPU que el contenido de la dirección impar es introducida en el 8 bits inferiores Existe En el caso de una CPU de tipo bus, los 8 bits superiores de datos deben almacenarse en la dirección par de la memoria periférica conectada a la periferia, y los 8 bits inferiores en la dirección impar deben almacenarse previamente. Sin embargo cuando se utiliza una CPU diferente de tipo de bus, es decir, si el contenido es los 8 bits superiores de la dirección impar, el contenido de la dirección incluso se utiliza CPU introducidos en los 8 bits inferiores, escribir correspondiente el contenido de la memoria externa Debe ser reemplazado.
Tarea de solución
Por ejemplo, en el caso de un aparato de grabación, los datos de patrón de bits y los datos de tabla se preparan de antemano para los datos de fuente de acuerdo con la CPU que se utilizará y almacenará en una memoria tal como una ROM. Sin embargo, con la técnica convencional descrita anteriormente, incluso con los mismos datos de patrón de bits, no es posible hacer frente al formato de bus de una pluralidad de CPU. Es decir, incluso si los contenidos de la memoria externa conectada a la periferia de la CPU son los mismos datos, en el caso de un sistema con un formato de bus diferente, es necesario volver a crear los datos de acuerdo con el tipo de bus que se utilizará. Como se describió anteriormente, en los datos de fuente y similares del aparato de grabación, incluso si se pueden usar los mismos datos para el patrón de bits de caracteres, siempre que el tipo de bus de la CPU sea diferente, es necesario crear nuevos datos.
La presente invención se ha realizado a la vista de los problemas anteriores, y es un objeto de la presente invención proporcionar un circuito de control de bus y un método de control que permita el uso de datos comunes incluso si el tipo de CPU de bus es diferente.
Otro objeto de la presente invención, el byte superior del bus de datos una configuración de circuito de bajo costo, realiza la conmutación del byte inferior, el circuito de control del bus y el control de la memoria o similar, y puede ser compartida sin que se pegue al formato de bus de la CPU Y un método de eso.
Solución
Para lograr el objeto anterior, el circuito de control de bus de la presente invención tiene la siguiente configuración. Es decir, un circuito de control para un autobús dispuesto en un autobús entre una fuente de acceso y un destino de acceso de datos, que comprende: medios de entrada para introducir una instrucción de conmutación de tipo de bus de dicho autobús; entrada de instrucción de conmutación por dichos medios de entrada Y cambiando los medios para cambiar el tipo de autobús del autobús entre el destino de acceso y la fuente de acceso, según el destino de acceso y la fuente de acceso.
Preferiblemente, el bus tiene un formato de bus compuesto por una pluralidad de bytes, y los medios de cambio intercambian el byte superior y el byte inferior en el bus en base a la instrucción de conmutación. Por ejemplo, el bus de datos en la CPU de 16 bits, es posible reemplazar la parte superior de un byte y el byte inferior, necesario considerar el orden de almacenamiento de los datos en la ROM o similar (o si incluso abordar byte alto y dirección impar) Está perdido.
Preferiblemente, la unidad de cambio invierte el orden de los bits en el bus en función de la instrucción de conmutación. Por ejemplo, en un aparato que emite datos emitiendo datos en serie, no hay necesidad de regular el orden de salida de la sección de conversión en serie (ya sea para emitir en orden ascendente desde el 0º bit o en orden descendente desde el bit máximo).
Preferiblemente, los medios de cambio tienen una pluralidad de tipos de métodos de cambio de tipo de bus para el bus, y cambia el tipo de bus del bus por el método de cambio especificado por la instrucción de cambio. Esto se debe a que la comunicación de datos puede realizarse de manera apropiada con una pluralidad de destinos de acceso que tienen diferentes tipos de bus.
Un circuito de control de bus según la presente invención para lograr el objeto anterior es un circuito de control de un bus dispuesto en un bus entre una fuente de acceso de datos y un destino de acceso, y registra el destino de acceso y su tipo de bus Y cambiar los medios para cambiar el tipo de bus del bus entre la fuente de acceso y el destino de acceso en función del tipo de bus del destino de acceso registrado por los medios de registro.
Preferiblemente, los medios de registro registran el tipo de bus respectivo con respecto a una pluralidad de destinos de acceso.
De acuerdo con otro aspecto de la presente invención, se proporciona un método para controlar un bus entre una fuente de acceso de datos y un destino de acceso, comprendiendo el método los pasos de: una etapa de determinación de determinar la necesidad de cambiar el formato de bus del bus, cuando el se juzga necesario cambiar el tipo de bus y la etapa de determinación, una etapa de generación de generar un formato de bus de instrucciones de conmutación del bus, dicho paso de generación Y un paso cambiante de cambiar el tipo de bus del bus entre la fuente de acceso y el destino de acceso en función de una instrucción de conmutación generada en el bus.
Preferiblemente, el método incluye una etapa de registro para registrar cada tipo de bus con respecto a una pluralidad de destinos de acceso, donde el paso de determinación se configura para determinar si el tipo de bus de la fuente de acceso y el tipo de bus del destino de acceso registrado en el paso de registro Y determina si es necesario o no cambiar el tipo de bus del autobús sobre la base de eso. Esto se debe a que es posible registrar el tipo de bus según el destino de acceso conectado y tratar de forma flexible el entorno de uso.
Es preferible que el paso de evaluación juzgue que se debe ejecutar un método de cambio de tipo de bus en función de la fuente de acceso y el tipo de bus del destino de acceso registrado en el paso de registro. Y cambia el tipo de bus del autobús utilizando un método de cambio determinado para ejecutarse. Esto se debe a que una pluralidad de tipos de tipos de bus pueden registrarse de acuerdo con los destinos de acceso conectados y pueden adaptarse de manera más flexible al entorno de uso.
De acuerdo con la configuración anterior, cuando se introduce una instrucción de conmutación del tipo de bus del bus en el circuito de control del bus dispuesto en el bus entre la fuente de acceso a datos y el destino de acceso, sobre la base de la instrucción de conmutación, El tipo de bus del bus se cambia entre el destino de acceso y la fuente de acceso. Por lo tanto, incluso si el origen de acceso y el destino de acceso tienen buses de tipo bus diferentes, es posible realizar la transferencia de datos entre los dos en un procedimiento normal.
De acuerdo con el circuito de control del bus que tiene la otra configuración, el destino de acceso y su tipo de bus se registran en el circuito de control del bus dispuesto en el bus entre la fuente de acceso a datos y el destino de acceso. El tipo de bus del bus se cambia entre la fuente de acceso y el destino de acceso en función del tipo de bus registrado del destino de acceso. Por esta razón, es posible ejecutar una conversión adaptable al tipo de bus del destino de acceso sin una entrada de instrucción desde el exterior.
De acuerdo con el método de control de bus descrito anteriormente, si se necesita o no cambiar el tipo de bus se juzga según el tipo de bus de la fuente de acceso y el destino de acceso, y cuando se considera que es necesario cambiar el tipo de bus Se genera una instrucción para cambiar el tipo de bus en el bus. En función de esta instrucción de conmutación, el tipo de bus del bus se cambia entre la fuente de acceso y el destino de acceso.
Descripción de las realizaciones preferidas Las realizaciones preferidas de la presente invención se describirán a continuación con referencia a los dibujos adjuntos.
La figura 1 es un diagrama de bloques que muestra una configuración básica de un sistema en esta realización. En la figura, el número de referencia 11 denota una CPU, que ejecuta diversos controles en el sistema de acuerdo con el programa de control almacenado en la ROM 12. El número de referencia 12 denota una ROM, que almacena diversos programas de control ejecutados por la CPU 11. El número de referencia 13 denota una unidad de conversión de bus que realiza la asignación de direcciones impares de direcciones pares a bytes inferiores de bytes de orden superior y la conmutación de orden de MSB y LSB en la transferencia en serie. El número de referencia 14 denota una ROM, que almacena datos y similares usados ​​por la CPU 11 en diversos controles. 15 es E / S externa. El número de referencia 16 denota una RAM que proporciona un área de trabajo de la CPU 11 y similares.
El número de referencia 17 denota un bus de direcciones, que es un bus para designar una dirección de acceso por la CPU 11. El número 18 es un bus de datos, y se transfieren datos que coinciden con el tipo de bus de la CPU 11 (correspondencia entre la dirección par de dirección impar y los datos superior e inferior). 19 conecta la unidad de conversión de bus 13, la ROM 14, la E / S externa 15 y la RAM 16, y los datos se transfieren en un formato de bus correspondiente a cada configuración.
En la configuración de la figura 1, la CPU 11 intercambia datos con un dispositivo externo a través de un bus de direcciones 17 y un bus de datos 19. Según la capacidad de la CPU, existen anchos de bus como un bus de 8 bits, un bus de 16 bits, un bus de 32 bits, etc., y se utiliza una CPU con un ancho de bus que cumple los requisitos del sistema. Por ejemplo, lo que se denomina una CPU de 16 bits tiene un ancho de bus de datos de 16 bits, y hay dos tipos de tipos de bus como se muestra en la figura 2 entre la dirección y el bus de datos.
La figura 2 es un diagrama para explicar la correspondencia entre direcciones pares e impares y datos superiores e inferiores en una CPU de 16 bits. Como se muestra en la Fig. 2, el byte superior (D15 D8) del bus de datos y el byte inferior (D7 D0) del bus de datos ingresan la dirección de número pares de la CPU de 16 bits de tipo A. Además, en la CPU de tipo B de 16 bits, el byte inferior (D7 D0) del bus de datos se inserta en la dirección par y el byte inferior (D15 D8) del bus de datos se inserta en la dirección impar.
Como se muestra en la figura 1, la CPU 11 está conectada a las ROM 12 y 14, la E / S externa 15 y la RAM 16 a través de los buses de datos 18 y 19 y un bus de direcciones 17. Entre ellos, las instrucciones para controlar el funcionamiento de la CPU 11 se incorporan como programas en la ROM 12. En este ejemplo, se supone que la ROM 12 que almacena el programa de control almacena datos en una forma según el formato de bus de la CPU 11.
Los datos que no sean el comando de control se almacenan en la ROM 14 o en la RAM 16 para almacenarlos temporalmente. La E / S externa 15 está conectada al exterior a través de los buses de datos 18, 19 de la CPU 11. La CPU 11 extrae secuencialmente el código de instrucción contenido en la ROM 12 desde el bus de datos 18 y el bus de direcciones 17 para operar como un sistema. Cuando la CPU 11 lee datos de la ROM 14 para almacenamiento de datos y realiza el procesamiento según los datos, suministra señales de conmutación para el byte superior y el byte inferior del bus de datos a la unidad de conversión de bus 13 según el tipo de bus de la CPU 11 y la ROM 14. Al recibir esta señal, la unidad de conversión de bus 13 coincide con el formato de bus de la ROM 14 con el tipo de bus de la CPU 11. Como resultado, la CPU 11 puede procesar los datos de la ROM 14 como datos regulares sin depender del formato de almacenamiento de datos de la ROM 14. En este momento, la CPU 11 realiza el procesamiento en un ciclo normal de lectura de datos.
Además, incluso en el caso de controlar la E / S 15 externa a través del bus de datos de la CPU 11, se puede controlar de la misma manera. Dependiendo de la E / S externa, E / S serie que se procesa bit a bit en orden desde el bit superior (D15) del bus de datos o E / S serie que se procesa en orden desde el bit inferior (D0) del bus de datos Ahí Por ejemplo, en el caso de un aparato de grabación, los datos de impresión transferidos al cabezal de grabación se transfieren en serie poco a poco en términos de la configuración del cabezal de impresión. Para un sistema de procesamiento de datos de este tipo, incorporando un circuito de conversión de bit para convertir la secuencia de MSB y LSB a la unidad de conversión de bus 13, es posible hacer frente a cualquiera de los sistemas de procesamiento de datos.
Se describirá un caso en el que se aplica un aparato que tiene la configuración básica anterior a un aparato de grabación.
La figura 3 es un diagrama de bloques que muestra una configuración de control del aparato de grabación de acuerdo con esta realización. En la figura 3, el número de referencia 101 indica una CPU (que corresponde a la CPU 11 en la figura 1) para ejecutar operaciones y procesar en este aparato. El número de referencia 102 denota una ROM de programa (correspondiente a la ROM 12 de la figura 1) que almacena un código de instrucción para controlar la CPU 101 como un programa. El número de referencia 103 indica una ROM de fuente (correspondiente a la ROM 14 de la figura 1) en la que una fuente de carácter se almacena como un generador de caracteres. El número de referencia 104 es una RAM para almacenar temporalmente diversos datos, y almacena purinas y datos y similares en una línea (correspondiente a la RAM 16 en la figura 1).
El número de referencia 105 indica una unidad de conversión de bus para convertir el bus de datos de la CPU 101 (correspondiente a la unidad de conversión de bus 13 en la figura 1). El número de referencia 100 denota una unidad de recepción de datos para controlar la comunicación con un dispositivo externo tal como una computadora central y tomar los datos de impresión enviados desde la computadora central. El número de referencia 106 denota una unidad de accionamiento HEAD, que registra una imagen en un medio de grabación en base a los datos de imagen suministrados al controlador de cabeza por la CPU 101. Una unidad de accionamiento CR 108 compuesta por un accionador de motor de carro y un motor de carro, una unidad de accionamiento 107 LF que incluye un accionador de motor de alimentación de papel y un motor de alimentación de papel, basándose en una señal de control suministrada desde la CPU 101 a los respectivos conductores. En la dirección horizontal y vertical del cabezal de grabación, que es necesario cuando se realiza la grabación.
A continuación, se describirá el procedimiento de control en el aparato de grabación.
La figura 4 es un diagrama de bloques que muestra la configuración de la unidad de conversión de bus de datos. En la figura, el número de referencia 201 indica una unidad de conversión de bytes de orden alto / bytes de orden bajo que determina la correspondencia con bytes superiores e inferiores de datos de 16 bits en direcciones pares y direcciones impares de acuerdo con la señal SELECCIONAR 1. El número de referencia 202 indica una unidad de conversión MSB / LSB que convierte el orden de las cadenas de bits de los datos de 16 bits de acuerdo con la señal SELECCIONAR 2.
SELECT 1 es una señal de selección para realizar la conversión de byte superior / byte inferior. Cuando esta señal de selección está activada, la sección de conversión de byte superior / byte inferior 201 convierte D 15 D 8 de los datos (D 15, 0) en el bus de datos a D 7 D 0, D 7 D 0 en D 15 D 8 y lo emite. Además, SELECT 2 es una señal que indica si se debe o no convertir el orden de bits MSB / LSB. Cuando SELECT 2 está activado, se ejecuta la conversión de orden de bits por la unidad de conversión 202 de MSB / LSB.
Aunque solo se muestra la conversión en una dirección en la figura 4, por ejemplo, cuando se transfieren datos desde la ROM de fuente 103 a la CPU 101 o cuando se transfieren datos desde la CPU 101 a la unidad de conducción HEAD 106 , La unidad de conversión de bus 105 es capaz de conversión de datos bidireccional.
A continuación, se describirá el funcionamiento del aparato de grabación que tiene la configuración anterior. La figura 5 es un diagrama de flujo que muestra un procedimiento de control de conversión de tipo de bus en el aparato de grabación de esta realización.
En la etapa S101, la memoria conectada y el formato de bus de la unidad de accionamiento HEAD 106 se registran desde un panel de operación (no mostrado). Esta necesidad de registro de la sustitución de la secuencia de bits se determina durante el principal pronto como la salida de datos a la unidad de accionamiento de cabezal 106 del proceso de conversión por el byte superior / inferior convertidor byte 201 en el momento de la lectura de datos desde la fuente ROM103 . En el paso S102, los contenidos del registro se mantienen como una tabla. Esta tabla se genera en la RAM 104. Alternativamente, puede mantenerse en la ROM del programa 102 de antemano. En este caso, la operación de entrada en el paso S101 es innecesaria, pero la configuración del sistema es fija.
A continuación, cuando se produce el acceso a los datos, el proceso avanza desde el paso S103 al paso S104. En el paso S104, el tipo de bus del destino de acceso se determina a partir de la tabla registrada en el paso S102, y el control de encendido / apagado de SELECT 1, 2 se controla de acuerdo con el resultado del juicio (etapas S105, S106). En el diagrama de flujo de la figura 5, el tipo de bus de la CPU 101 es el tipo A de la figura 2. Por consiguiente, cuando el tipo de bus del destino de acceso es el tipo B, el proceso avanza desde el paso S104 al paso S105, y el SELECCIONADOR 1 se activa. Por otro lado, si el destino de acceso es del tipo A, como la CPU 101, el proceso pasa al paso S106, y el SELECCIONAR 2 se desactiva.
Posteriormente, en el paso S107, se determina si es necesario o no cambiar el orden de bits en función del tipo de bus del destino de acceso. Si es necesario cambiar el orden de los bits, el flujo avanza al paso S108, y SELECCIONAR 2 se activa. Por otro lado, si no es necesario cambiar el orden de los bits, SELECCIONAR 2 se desactiva en el paso S109.
Después de establecer el modo de operación de la unidad de conversión de bus 105 como se describió anteriormente, los datos se intercambian con el destino de acceso en el paso S110.
Se describirá un caso en el que se adquieren datos de fuente y se ejecuta la grabación en el aparato de grabación de esta realización. En el aparato de grabación de esta realización, se supone que la CPU 101 está en el formato de bus de tipo A, y la ROM de fuente 103 almacena datos en el formato de bus de tipo B. Además, la unidad de conducción HEAD 106 transfiere datos en serie al cabezal de impresión, pero se supone que la unidad de conducción HEAD 106 está en un formato de bus de tipo B y tiene un formato de bus en el que el bit 0 es MSB. La información anterior se registra en la RAM 104 como una tabla. Como los datos están escritos en la RAM 104 por la CPU 101, están directamente en el formato de bus de la CPU 101.
La entrada de datos por la unidad 100 de recepción de datos se almacena temporalmente en la RAM 103, y la CPU 101 analiza el comando, los datos de imagen y el código de carácter de acuerdo con un programa almacenado en la ROM 102. En el caso de un código de carácter, los datos de fuente almacenados por adelantado se leen desde la ROM de fuente 103 y se almacenan secuencialmente en la RAM 104. En este momento, dado que el formato de bus de la ROM de fuente 103 es del tipo B, el convertidor de bus 105 convierte el byte superior y el byte inferior, y está conectado al bus de datos de la CPU 101.
Como resultado, incluso cuando la CPU 101 que tiene el formato de bus de tipo A realiza la operación de lectura en la ROM 103 que tiene el formato de bus de tipo B, es posible leer los datos en la misma temporización que la operación de lectura normal.
Cuando se completa la expansión de la imagen de una línea o cuando se ingresa un comando de impresión desde la computadora central del dispositivo externo, la unidad de conducción de CR 108 es accionada y los datos de impresión son transferidos desde la RAM 103 a la unidad de conducción HEAD 106 , Se realiza una operación de grabación. Cuando los datos se transfieren a la unidad de conducción HEAD 106, activando SELECT 1 y SELECT 2 de la unidad de conversión de bus 105, la unidad de conversión MSB / LSB convierte el orden de bits y se transfiere a la unidad de conducción HEAD 106. Después de que se completa la impresión, la unidad de accionamiento de LF 107 es accionada y se completa una serie de secuencias.
En la realización anterior, el aparato de grabación se ha descrito como un ejemplo, pero se puede aplicar a cualquier sistema informático que tenga una CPU, una memoria periférica conectada a la CPU y una E / S externa controlada por la CPU.
Además, en la realización anterior, el procesamiento de conversión en la unidad 105 de conversión de bus es controlado por la CPU 101, pero la presente invención no se limita a esto. Por ejemplo, la propia unidad 105 de conversión de bus puede contener una tabla tal como la creada en la etapa S102 descrita anteriormente, y el proceso de conversión puede conmutarse automáticamente de acuerdo con la dirección de acceso.
Como se describió anteriormente, en un sistema que utiliza una CPU, incluso una CPU que tiene un formato de bus de datos diferente puede compartir la memoria, como la ROM creada una vez, para que pueda usarse de acuerdo con el formato del bus de datos de la CPU Como la necesidad de reescribir los datos se volvió innecesaria, la eficiencia del desarrollo mejoró notablemente. Además, puede funcionar de manera flexible incluso en un sistema que realiza una transferencia en serie a E / S externas.
Debe observarse que la presente invención se puede aplicar a un sistema constituido por una pluralidad de dispositivos o un aparato compuesto por un único dispositivo. Ni que decir tiene que la presente invención también puede aplicarse a un caso en el que la presente invención se logra suministrando un programa a un sistema o a un aparato.
Efecto de la invención
Como se describió anteriormente, de acuerdo con la presente invención, es posible usar datos comunes incluso si el tipo de bus de la CPU es diferente.
Además, de acuerdo con la presente invención, es posible cambiar entre el byte superior y el byte inferior del bus de datos con una configuración de circuito barata, y es posible compartir memorias y similares sin adherirse al formato de bus de la CPU o similar.
La figura 1 es un diagrama de bloques que muestra una configuración básica de un sistema en esta realización.
La figura 21 es un diagrama para explicar la correspondencia entre direcciones pares e impares y datos superiores e inferiores en una CPU de 16 bits.
La figura 3 es un diagrama de bloques que muestra una configuración de control de un aparato de grabación de acuerdo con la presente realización.
La figura 4 es un diagrama de bloques que muestra una configuración de una unidad de conversión de bus de datos.
La figura 5 es un diagrama de flujo que muestra un procedimiento de control de conversión de tipo de bus en el aparato de grabación de esta realización.
11 CPU
12, 14 ROM
13 Convertidor de bus
15 E / S externo
16 RAM
Reclamo
Reivindicación: lo que se reivindica es: 1. Un circuito de control para un autobús dispuesto en un autobús entre una fuente de acceso y un destino de acceso de datos, que comprende: medios de entrada para introducir una instrucción de conmutación de tipo de bus de dicho autobús; Y cambie los medios para cambiar el tipo de bus del bus entre el destino de acceso y el origen de acceso según las instrucciones.
2. El aparato de procesamiento de datos según la reivindicación 1, en el que el bus tiene un formato de bus constituido por una pluralidad de bytes, y el medio de cambio intercambia un byte superior y un byte inferior en el bus en función de la instrucción de conmutación. Y el circuito de control del autobús según la reivindicación 1.
3. Circuito de control de bus según la reivindicación 1, en el que dichos medios de cambio invierten un orden de bits en dicho bus en función de dicha instrucción de conmutación.
4. Método según la reivindicación 1, en el que los medios de cambio tienen una pluralidad de tipos de métodos de cambio de tipo de bus para el bus, y el tipo de bus del bus se cambia mediante el método de cambio designado por la instrucción de conmutación. El circuito de control del bus de acuerdo con 1.
5. Un circuito de control para un autobús dispuesto en un autobús entre una fuente de acceso y un destino de acceso de datos, que comprende: medios de registro para registrar dicho destino de acceso y su tipo de autobús; medios de acceso para registrar un acceso Y cambiar los medios para cambiar un tipo de bus de dicho bus entre dicha fuente de acceso y dicho destino de acceso sobre la base de dicho tipo de bus.
6. Circuito de control de bus según la reivindicación 5, en el que dichos medios de registro registran tipos de bus respectivos para una pluralidad de destinos de acceso.
7. Un método de control de bus entre una fuente de acceso de datos y un destino de acceso, que comprende: una etapa de juicio para juzgar si es necesario o no cambiar un tipo de bus de un bus en función del tipo de bus de dicha fuente de acceso y dicho destino de acceso; Un paso de generación de generar una instrucción para conmutar el tipo de bus del bus cuando se juzga en dicha etapa de evaluación que es necesaria la conmutación del tipo de bus, y un paso de, en base a la instrucción de conmutación generada en dicho paso de generación, Y cambiando el tipo de autobús de dicho autobús entre dicho primer autobús y dicho segundo autobús.
que comprende además un paso de registro de registro de un formato de bus de cada aproximadamente 8. pluralidad de destino de acceso, la etapa de determinación incluye un formato de bus de la fuente de acceso, basado en el tipo de bus de destino de acceso registrada en el proceso de registro 8. El método de control de bus de acuerdo con la reivindicación 7, en el que se juzga si es necesaria o no la conmutación del tipo de bus del bus.
9. El método para cambiar un tipo de bus a ejecutar en función del tipo de bus del destino de acceso registrado en la fuente de acceso y el paso de registro, y el paso de cambio se ejecuta en el paso determinante 9. El método de control de bus de acuerdo con la reivindicación 8, en el que el tipo de bus del bus se cambia utilizando un método de cambio determinado como apropiado.
Dibujo :
Application number :1997-006494
Inventors :キヤノン株式会社
Original Assignee :鬼塚康如