Sistema de distribución de reloj jerárquico y método
Descripción general
 Permita un retardo de reloj preciso con un buffer de retardo fijo y minimice el sesgo. Como hacer un sistema de distribución de reloj jerárquica (60) para el circuito microelectrónico (62), conductor de reloj (64) y los sub-bloques (72a, 72b, 72c) para determinar el respectivo desplazamiento de reloj entre el Incluyendo tampón Delay (B) se selecciona de entre un conjunto predeterminado de memorias intermedias de retardo que tiene el mismo tamaño físico y diferentes retardos, entre el conductor de reloj y el sistema de distribución, que da skew igual reloj, líneas de retardo, la línea de retardo Contiene una cierta cantidad de elementos de carga conectados. El número de elementos de carga se seleccionan para proporcionar un retardo de reloj requerida para cada sub-bloque.
Campo técnico
La presente invención se refiere generalmente a la técnica de circuitos integrados microelectrónicos, y más particularmente, a un sistema de distribución de reloj jerárquica y un método para la igualación (la ecualización) el mejor desplazamiento de reloj con respecto a los bloques de circuitos de un circuito integrado.
Antecedentes de la técnica
Large microelectrónico (Microelectrónica) de circuito integrado tal como un circuito integrado de aplicación específica (Solicitud IntegratedCircuit específico) (ASIC) típicamente incluye una pluralidad de bloques de circuito o módulos que pueden incluir sub-bloques en una estructura jerárquica. Circuito es accionado por los impulsos de reloj que son distribuidos a través del cableado de interconexión a otros dispositivos que no están incluidos en los diversos bloques y bloques y los circuitos se dan a través de un controlador de reloj de entrada.
Para el buen funcionamiento del circuito, los impulsos de reloj deben llegar simultáneamente a los elementos de circuito que son cada reloj. Sin embargo, la longitud del cableado para la transmisión de un pulso de reloj a diferentes bloques, generalmente diferentes. Puesto que la señal eléctrica es tiempo requerida para propagar un alambre es proporcional a la longitud del alambre, un pulso de reloj llega en momentos diferentes para bloquear.
Además, utilizado diferentes tipos de tampones en cada bloque para obtener, por lo que la diferencia entre la llegada del impulso de reloj al elemento de circuito que bloquea velocidad de reloj. La diferencia de fase o tiempo entre el tiempo de llegada de pulsos de reloj a cualquiera de dos sincronizado por los elementos de circuito del circuito integrado microelectrónico se denomina sesgo.
Por lo tanto, para reducir al mínimo el sesgo de un circuito, es necesario proporcionar un medio para restaurar las operaciones del circuito de sincronización. Esta característica, con el fin de compensar los diferentes valores de la demora en los bloques individuales puede ser proporcionado mediante la inserción de un circuito de memoria intermedia de retardo con diferentes retardos.
Un sistema típico de compensación de sesgo de la técnica anterior se describe en B.E. Ahuja describe en la Patente de Estados Unidos Nº 5.307.381, titulada, expedida el 26 de abril de, de 1994 'red sesgar de libre distribución de señal de reloj en un microprocesador (SKEW-FREE CLOCKSIGNALDISTRIBUTION RED EN un microprocesador)' a (Ahuja) Lo ha hecho. Un dibujo simplificado que muestra este sistema se muestra en la FIG.
Entrada impulsos de reloj CLOCK (reloj) se suministra a una pluralidad de memorias intermedias de retardo 10, 12, 14, que están conectados al bloque de circuito 22, 24 y 26 respectivamente a través de líneas 16, 18 y 20. Los tampones 10, 12, 14, longitudes para compensar reloj impulsos de reloj que tienen diferente línea de 16, 18, 20 a fin de llegar al mismo tiempo para bloquear el 22, 24, 26, lo que retrasa el tiempo de impulso de reloj de diferentes longitudes .
La extensión de este concepto de la estructura jerárquica de los bloques de circuitos, S. Nelson se ha descrito en US Pat. No. 5,258,660, titulada emitió un 'sistema de distribución de reloj de compensación de inclinación (SYSTEM CLOCKDISTRIBUTION compensada SKEW)' el ​​2 de noviembre, 1993 (Nelson) Otro. Un dibujo simplificado de este sistema se muestra en la FIG.
El sistema comprende una pluralidad de circuitos de fan-out 30, 32, cada una de las cuales comprende una memoria intermedia de retardo de entrada y una pluralidad de tampón de retardo de salida se muestra colectivamente por el número de referencia B. Como se muestra, cada circuito de fan-out está teniendo tres salidas, no relacionados con el número de salida real.
circuito fanout tampón B Retardo de salida 30 está conectado al circuito de retardo de entrada tampón B cargabilidad de salida 32, 34, 36, hacen colectivamente nueve salida. Cada salida de la cargabilidad de salida 32, 34, 36 está conectada a la entrada de otro circuito de cargabilidad de salida, proporciona una salida del total 27. cadena jerárquica (cadena jerárquico) puede continuarse hasta que el nivel deseado. Sólo un circuito único ventilador de salida 38 se muestra estando conectado a la memoria intermedia de salida B del circuito de fan-out 32, que es para simplificar la ilustración.
Aunque no explícitamente, el circuito fanout buffer de salida con referencia a la Fig. 1 está conectado a los bloques de circuito individuales de los circuitos integrados microelectrónicos de la manera descrita anteriormente. Por lo tanto, el sesgo de la entrada del reloj al bloque se ecualiza.
Sin embargo, para determinar la oblicuidad de antemano, es difícil homogeneizada con precisión utilizando un tampón de retraso de la fijación del dispositivo de la figura. Esto es porque cualquier inexactitud se hace pasar aguas abajo del circuito de fan-out de la cadena. Por lo tanto, el tampón B se implementa como un elemento de retardo programable como se muestra en la figura.
Cada memoria intermedia de retardo B incluye una cadena en serie de elementos de retardo 42, 44, 46, 48 fijos con una salida conectada a una entrada del multiplexor 50. Retardo en la salida de cada elemento de retardo es igual a más el retardo propio de apilado aguas arriba de los elementos de retardo en el retraso de producir. La salida del elemento de retardo 42 tiene un valor de retardo mínimo, la salida del elemento de retardo 48 tiene un valor de retardo máximo.
No explícitamente, pero el sistema está provisto de otro tipo de comparador de fase para comparar los impulsos de reloj de salida 'y de los impulsos de reloj de referencia y el multiplexor 50 de cada tampón B con un bucle de enganche de fase o la inclinación requerida. El comparador genera entonces una señal de selección única (SELECT), aplicado al multiplexor 50 de cada tampón B, que entrada del multiplexor (salida de cada elemento de retardo 42, 44, 46 o 48) impulsos de salida de reloj 'una Para pasar por el multiplexor. El valor de la señal de selección corresponde al retardo requiere la fase o posición oblicua de impulsos de reloj 'para que coincida con la fase o sesgar del impulso de referencia.
El aparato de la Figura 1 a 3 es eficaz para igualar la posición oblicua en el circuito integrado que tiene una estructura de bloque jerárquico, es desventajoso porque se requiere la memoria intermedia de retardo programable y el circuito comparador de fase, con lo que la integración La complejidad del circuito y los costos aumentan.
Tarea de solución
La presente invención utiliza los buffers retardo fijo para reducir al mínimo de inclinación, lo que permite la compensación de retardo de reloj de precisión, es el de proporcionar un sistema de distribución de reloj jerárquica y método para circuitos integrados microelectrónicos.
Solución
circuitos microelectrónicos se proporcionan una pluralidad de bloques de circuito y sub-bloques, un controlador de reloj, la interconexión eléctrica conductor reloj que se conecta directamente a los sub-bloques, y cada uno entre un circuito de interconexión eléctrica y el sub-bloque Incluye un sistema equilibrado de distribución de árbol de reloj.
Método de proporcionar sistema de distribución de reloj jerárquica para el circuito comprende determinar controlador del reloj un retardo de reloj respectiva entre el elemento de circuito es sincronizado y el sub-bloque. tampón de retardo se selecciona de entre un conjunto predeterminado de memorias intermedias de retardo de haber fijado el mismo tamaño físico y diferentes retardos, la memoria intermedia de retardo se selecciona para proporcionar un retardo de reloj igual a cada uno entre el controlador de reloj y el sistema de distribución .
Cada memoria intermedia de retardo comprende una pluralidad de elementos de carga conectados a la línea de retardo y la línea de retardo (elemento de carga), la pluralidad de elementos de carga, se selecciona para proporcionar un retardo de reloj requerida para los sub-bloques individuales .
Estas y otras características y ventajas de la presente invención serán evidentes para los expertos en la técnica a partir de la siguiente descripción detallada y los dibujos. En los dibujos, los números de referencia similares designan partes similares.
sistema de distribución de reloj jerárquica que incorpora la presente invención se muestra en la Fig. 4, se indica por el número de referencia 60. Sistema 60 se implementa como parte de un circuito integrado microelectrónico 62, se recibe típicamente un reloj de pulso de reloj (reloj) a partir de una fuente externa. Sin embargo, aunque no de forma explícita, está dentro del alcance de la presente invención es proporcionar un generador de impulsos de reloj como parte del circuito 62 en sí.
Reloj impulsos de reloj se aplican al controlador de reloj 64, un controlador de reloj, los impulsos de reloj, dando a través de la interconexión eléctrica 66 a los módulos de circuitos microelectrónicos o bloques 68, 70. El bloque 72 comprende subbloques 72a, 72b, 72c.
Alambre 66 está conectado está conectado a un retardo de reloj de tampón B de cada bloque 68, 70, y cada 72a sub-bloque, 72b, 72c a del bloque de retardo de reloj B. Cableado 66 y la sub-bloques 72a, 72b, hay que señalar que no se da de tampón B en el bloque 72 con el 72c.
4, sólo dos niveles de la jerarquía de la única a nivel de bloque y un nivel sub-bloques se muestra, la presente invención no se limita a ello. Estructura jerárquica incluyendo cualquier número de bloques / nivel subbloques se puede proporcionar de acuerdo con la invención. Sin embargo, tampón de retardo B se proporciona típicamente en el primer y segundo nivel de bloque jerárquico.
Tiempo de cada propuesta por el retardo de retardo de la memoria B se selecciona para igualar el retardo de reloj entre la célula C de los elementos de circuito o bloques son conductor 64 y el reloj. Bloque 68, 70 en o 72a sub-bloque, 72b, la compensación de la inclinación en 72c se proporcionan, respectivamente, por el árbol de reloj equilibrado 74,76,78,80,82 sistema de distribución.
La configuración particular del sistema de distribución depende del circuito de los bloques individuales o sub-bloques. Para simplificar la ilustración, el sistema de distribución del árbol de reloj equilibrado 74,76,78,80,82 es elementos de circuito o células C están sincronizados, y conectado entre la memoria intermedia local o tampón B y la célula C Se muestran como los controladores D y E.
La distribución del árbol de reloj equilibrado son conocidos en la técnica, los detalles de la que sobre todo, no es objeto de la presente invención. La tesis básica de este campo, A. de los primeros 26 a 29 páginas del mes de septiembre de 1992 de la New York Rochester de la Conferencia Internacional IEEE ASIC y exposición anual de las Actas de (Actas de la Conferencia Anual Internacional IEEE ASIC y de exposiciones) Adaru (Erdal) se presentan en la otra 'aplicación de alto rendimiento de un esquema de distribución del árbol de reloj para los ASICS (ANIMPLEMENTATION de un esquema de distribución de reloj-ÁRBOL DE ALTO RENDIMIENTO ASICS)' documentos titulados.
En la distribución del árbol de reloj en general, equilibrado, de reloj dividida en sub reloj neto tamponada de abajo arriba después de la colocación de la célula C sin búfer local D neto reloj original (de abajo arriba) Formulario (no neta) se dividen (partición) Por ejemplo. Se obtiene el primer grupo de células C, que se registró (célula que tiene un pasador de reloj) de acuerdo con la distancia de las células C que se propaga (propagación) y células relojes vecinales C. A continuación, las células C son el reloj se intercambian en el grupo con el fin de obtener resultados óptimos.
El objetivo es minimizar tanto la desviación estándar de la diferencia de carga máxima absoluta en el grupo (máximo absoluto de la diferencia de carga) y de la carga de grupo. Después de agrupación, se añade un número adecuado de células de equilibrio (no mostrado) para equilibrar la carga de cada grupo.
La posición de cada célula de equilibrio se calcula para equilibrar el alcance y la amplitud del grupo (balance) a los otros grupos. Localización del tampón D y E local, con el fin de minimizar el sesgo entre la célula C que se registró, transmitida como se estima un grupo de patrones (enrutamiento) basados ​​en, se calcula como el centro de la equilibrio óptimo . Por último, el tampón de todas las células de equilibrio y D y E se insertan en el diseño son las coordenadas calculadas colocados de forma automática (coordenadas) en el diseño basado en.
La presente invención permite un reloj eficaz sesgar compensación uso es difícil de conseguir usando los dispositivos de la técnica anterior mostrados en las Figs. 1, 2, 3, la memoria intermedia de retardo fijo B. La presente invención sólo proporciona una memoria intermedia de retardo de B en un nivel sub-bloque, con lo que, a excepción de inexactitudes acumula retraso jerárquica, realizando el nivel de bloque de compensación de inclinación usando un sistema de distribución del árbol de reloj equilibrado Para lograr este objetivo.
Como se muestra en la Fig. 5, la memoria intermedia de retardo B tiene el mismo tamaño físico para facilitar la colocación en el circuito 62. Cada memoria intermedia B comprende elementos lógicos que proporcionan el mismo número de retardos conocidos. Aquí, el número se muestra como cuatro. Como se muestra en la Fig. 5, el inversor elemento lógico 90, 92, 94 y 96 der es, la presente invención no se limita a los mismos. Aunque no explícitamente, un inversor, por ejemplo, puede ser sustituido por una puerta NOR y la línea de retardo de alambre.
Inversor 90, 92, 94 y 96 están conectados en serie o de la cadena, el reloj impulsos de reloj 'se retrasa por la suma del retardo proporcionado por el inversor individuo 90, 92, 94 y 96. Por ejemplo, cada inversor se da un retraso de 0,25 ns, el retardo total proporcionado por sólo el inversor 90, 92, 94 y 96 es de 1,0 ns.
Cada memoria intermedia de retardo B, mediante la carga de forma variable la salida del inversor 90, 92, 94 y 96 utilizando el elemento de carga 98, a partir de 1,0 ns, por ejemplo, para proporcionar un retardo en el rango de 3.0ns Tu puedes Cada elemento de carga 98, en la realización, la puerta comprende una 98a y / o NMOS de efecto de campo transistor 98b y PMOS conectados transistor de efecto campo a la salida de cada inversor. La fuente y el drenaje de cada transistor 98a está conectado a una primera fuente de tensión constante VDD, la fuente y el drenaje de cada transistor 98b está conectado a una segunda fuente de tensión constante VDD, que se muestra como suelo.
Cada elemento de carga 98, el retardo de cada inversor 90, 92, 94 y 96 es, por ejemplo, a fin de aumentar en 0,1 ns. 0 para el número de elementos de retardo 98 5, que puede estar conectada a la salida de cada inversor 90, 92, 94 y 96, el retardo total, (cuatro inversores) × (5 solo elemento de carga / inversor) × (0,1 ns Retardo / elemento de carga) = 2.0 ns. Por lo tanto, el retardo máximo total que puede ser proporcionada por cada retardo de la memoria B es 1.0ns + 2,0 ns = 3,0 ns, el retardo es de 1.0ns a 3,0 ns, 20 de incremento 1 incremento es 0.1ns Puede ser cambiado
En la configuración de un tampón particular B, elemento cargado 98 se proporciona inicialmente a la salida del primer inversor 90. Si se requieren más elementos de carga 98, que se proporcionan con el fin en la salida del inversor 92, 94, 96.
El diseño de circuito integrado 62, proporcionando una biblioteca de circuito configurado 98 diferente 20 de la memoria intermedia de retardo entre sí sólo en que con un número 20 de elementos de carga 98 con diferente para proporcionar 20 valores diferentes de la demora, respectivamente, fácilmente .
El análisis de tiempo se lleva a cabo en el circuito 62, el valor de la demora entre el controlador de reloj 64 y la célula C son el reloj se determina. Esto se asigna inicialmente valor de retardo mínimo (1,0 ns) a cada retardo de la memoria B, mediante la determinación de la demora en el pin de entrada de la célula C que es sincronizado, se consigue. Timing análisis, por ejemplo, concurrente MDE de LSI Logic Corporation de Milpitas, California (TM) sistema de Diseño (C MDE (TM) System Design) disponible analizador de tiempos liberado como parte de (Timing Analizador Release) 2. 2.
Después del retardo se ha determinado correspondiente a la célula C es los valores de retardo de reloj que necesitan crear un tampón B con el fin de igualar el retraso en la entrada de la célula C que ser todos los relojes se calcula, 20 capaz de una disposición con un valor de retardo correspondiente en la configuración de tampón se selecciona entre el conjunto de bibliotecas. Tampón B se basa entonces en el valor de retardo requerido se inserta en el diseño, se coloca automáticamente en el diseño.
Después de recibir la divulgación de las presentes enseñanzas, los expertos en la técnica pueden realizar diversos cambios sin apartarse del alcance de la presente invención.
Por ejemplo, el número y los elementos de retardo y los elementos de carga de la memoria intermedia B como se describe anteriormente, el retraso específico que proporcionan son ejemplares y se pueden cambiar de cualquier manera para el uso en una aplicación particular.
Efecto de la invención
Figura 1 Figura 1 es un diagrama simplificado que ilustra un sistema convencional para uniforme desvío de reloj.
Como cualquier sistema de la Figura 2 La Figura 1 es un diagrama simplificado que muestra cómo el dispositivo de bloques de circuito jerárquica.
La figura 3 muestra una memoria temporal de retardo programable del sistema de la figura 2;
Es un diagrama que ilustra un circuito integrado microelectrónica incluyendo un sistema de distribución de reloj jerárquica para la implementación de la figura invención.
Es un diagrama esquemático eléctrico que muestra la fijación de las memorias intermedias de retardo de reloj de la Figura 5 Figura 4 sistema.
Reclamo
En el sistema de distribución de reloj jerárquica para un circuito microelectrónico incluyendo las reivindicaciones 1 una pluralidad de bloques de circuito y sub-bloques, y un controlador de reloj, y tampones de retardo previstos, respectivamente, en el sub-bloque, directamente al conductor de reloj a la memoria intermedia de retardo que comprende una interconexión eléctrica para la conexión, y un sistema de distribución del árbol de reloj equilibrada proporcionada en cada uno entre el circuito de la sub-bloque y la memoria intermedia de retardo, la memoria intermedia de retardo, a cada uno del sistema de distribución desde el controlador de reloj Un sistema configurado para proporcionar un reloj sesgado igual a.
El sistema de la reivindicación 2 según la reivindicación 1, en el que el tampón de retardo tiene el mismo tamaño físico, sistema.
El sistema de la reivindicación 3 según la reivindicación 2, en el que la memoria intermedia de retardo comprende una misma línea de retardo que se debe cargar con el fin de igualar el desplazamiento de reloj a cada sistema.
El sistema de la reivindicación 4, según la reivindicación 3, en el que la línea de retardo se carga por elementos de carga de un cierto número de igualar el desplazamiento de reloj a cada sistema.
El sistema de la reivindicación 5 según la reivindicación 4, en el que la línea de retardo comprende una cadena de elementos lógicos, el elemento de carga está conectado a la salida del elemento de lógica, del sistema.
6. Un sistema de acuerdo con la reivindicación 5, en el que dicho elemento lógico comprende un inversor.
El sistema de la reivindicación 7 según la reivindicación 5, en el que el elemento de carga se compone de un transistor de efecto de campo que tiene una puerta conectada a y la fuente y el drenaje a una salida de dicho elemento de lógica está conectada a un voltaje constante, sistema.
El sistema de la reivindicación 8, según la reivindicación 5, cada elemento de carga, PMOS de efecto de campo transistor que tiene una puerta que está conectado a y la fuente y el drenaje a la salida de los de dicho elemento de lógica está conectado a una primera tensión constante cuando el uno conectado a y la fuente y el drenaje a la salida de los de la puerta el elemento de lógica, y un efecto de campo transistor NMOS está conectado a un segundo voltaje constante es negativo con respecto a la primera tensión fija .
El sistema de la reivindicación 9 la reivindicación 5, cada elemento lógico tiene un elemento de carga del número conectado n en su salida, N es un valor máximo predeterminado, n está en el intervalo de 0 ≦ n ≦ N , Sistema.
Tampón que tiene la memoria intermedia de retardo de reloj para la reivindicación 10 de circuito microelectrónico, una línea de retardo, el número seleccionado para proporcionar un retardo de reloj predeterminado, conectado a dicha línea de retardo, y elementos de carga, los.
En el protector de la reivindicación 11, según la reivindicación 10, en el que la línea de retardo comprende una cadena de elementos lógicos, el elemento de carga está conectado a la salida del elemento de lógica, un tampón.
12. Un búfer según la reivindicación 11, en el que dicho elemento lógico comprende un inversor.
En el protector de la reivindicación 13, según la reivindicación 11, en el que el elemento de carga se compone de un transistor de efecto de campo que tiene una puerta conectada a y la fuente y el drenaje a una salida de dicho elemento de lógica está conectada a un voltaje constante, un tampón.
En el protector de la reivindicación 14, según la reivindicación 11, cada elemento de carga, campo PMOS transistor de efecto que tiene una puerta que está conectado a y la fuente y el drenaje a la salida de los de dicho elemento de lógica está conectado a una primera tensión constante cuando el uno conectado a y la fuente y el drenaje a la salida de los de la puerta el elemento de lógica, y un efecto de campo transistor NMOS está conectado a un segundo voltaje constante es negativo con respecto a la primera tensión fija , Que comprende un buffer.
En el protector de la reivindicación 15, según la reivindicación 11, cada elemento de lógica tiene un elemento de carga del número conectado n en su salida, N es un valor máximo predeterminado, n está en el intervalo de 0 ≦ n ≦ N Buffer
Un método de fabricación de un sistema de distribución de reloj jerárquica para la reivindicación 16 de circuito microelectrónico, la conexión de dicho conjunto de circuitos microelectrónicos y una pluralidad de bloques de circuito y sub-bloques, y un controlador de reloj, directamente al conductor reloj a la eléctrica sub-bloque y la interconexión, y un sistema de distribución del árbol de reloj equilibrada proporcionada en cada uno entre el circuito de la interconexión eléctrica entre los sub-bloques, el método incluye: el sub-bloque (a) y dicho controlador del reloj la determinación de un desplazamiento de reloj entre cada uno, (b) y la selección de un tampón de retardo a partir de un conjunto predeterminado de memorias intermedias de retardo que tiene el mismo tamaño físico y diferentes retardos, la memoria intermedia de retardo seleccionada, el Entre el controlador de reloj y el sistema de distribución Son los seleccionados para proporcionar un reloj igual sesgar respectivamente, los pasos, un tampón de retardo que es el seleccionado (c), respectivamente, entre el sistema de distribuidor y la interconexión eléctrica, sub E insertando en el bloque.
El método de la reivindicación 17 la reivindicación 16, en el que el tampón de retardo del conjunto, hecha de la misma línea de retardo se cargan de forma diferente con el fin de proporcionar el diferente de retardo para cada uno, el que dicha etapa (b), Y seleccionando, en cada caso, el buffer de retardo seleccionado según la carga.
El método según la reivindicación 18 la reivindicación 16, en el que la etapa (a) comprende la etapa de realizar un análisis de tiempo de los circuitos microelectrónicos usando un tampón de retardo que todos proporcionan reloj método mínimo de inclinación.
Dibujo :
Application number :1997-006463
Inventors :エルエスアイロジックコーポレーション
Original Assignee :アポ?シー?アーダル、トゥルン?ニギュエン、クォ?ミン?ユー