Circuito de unidad de línea de Word
Descripción general
 Un circuito de conducción de línea de palabra que puede funcionar para recibir señales de dirección del circuito decodificador y activar las señales de dirección para emitir como señales de línea de palabra a una o más celdas de memoria en la RAM. ] El circuito de accionamiento evita la oscilación de la señal de línea de palabra de salida evitando que los nodos internos 112, 113, 114, 115 entre los elementos de circuito tengan un potencial flotante. Esta función se implementa mediante una pluralidad de elementos de circuito dispuestos en una forma única para no flotar los nodos internos.
Campo técnico
La presente invención se refiere en general a sistemas de procesamiento de datos y, en particular, a circuitos de conducción de líneas de palabra para acceder a celdas de memoria en una memoria de acceso aleatorio.
Antecedentes de la técnica
memoria de acceso aleatorio (RAM) matriz es básicamente una pluralidad de líneas de palabra dispuestos en la dirección de la fila, una pluralidad de líneas de bits dispuestos en la dirección de columna (también se hace referencia como líneas de dígitos) y las intersecciones situado un sirviendo como una unidad de almacenamiento Está compuesto de celdas de memoria. Establecer solo una línea de palabras de la pluralidad de líneas de palabras en el nivel seleccionado y habilitar las celdas de memoria acopladas a la línea de palabra seleccionada para que los bits de las celdas de memoria estén habilitados durante el ciclo de lectura Imprima datos en la línea y coloque estos datos en la celda de memoria disponible desde el controlador de escritura para la línea de bits durante el ciclo de escritura. Por lo tanto, el circuito de accionamiento de línea de palabra es uno de los circuitos más importantes en la matriz de memoria. Si el circuito de accionamiento de línea de palabra no es completamente confiable, existe la posibilidad de que la línea de palabra se seleccione erróneamente, lo que da como resultado una lectura y escritura erróneas de los datos.
Esencialmente, se selecciona una celda de memoria cuando la línea de palabra está habilitada (por ejemplo, un nivel de voltaje 'alto' se coloca en la línea de palabra por el circuito de excitación). Cuando la línea de palabra está desactivada (p. Ej., El potencial de tierra se coloca en la línea de palabra), la celda de memoria no está seleccionada.
Con referencia a la figura 2, se muestra un circuito de accionamiento de línea de palabras de la técnica anterior. Las señales IN 1 e IN 2 son las dos entradas del circuito y la señal WL es la salida. Las señales IN 1 y IN 2 son direcciones de fila decodificadas para acceder a las celdas de memoria. Este circuito de accionamiento de línea de palabras tiene los siguientes cuatro estados de operación.
(1) Si la señal IN1 es baja y la señal IN2 es alta, el circuito entra en el estado operativo 'deseleccionar' (la señal de salida WL no está activada). En este caso, el nodo 210 se conduce alto y la señal WL se establece en GND (potencial de tierra). El transistor de efecto de campo de canal p ('FET') 204 enciende el nodo 211 de tracción al potencial suministrado por la fuente de alimentación VDD. Por lo tanto, el nodo 212 tiene el potencial de tierra. El nodo 213 tiene un potencial obtenido al restar el voltaje umbral a través del dispositivo FET 206 de canal n de VDD.
(2) Tanto la señal IN 1 como la señal IN 2 son bajas. Por lo tanto, excepto por el hecho de que el nodo 211 está flotando alto, se ingresa el mismo estado de operación de 'deselección' que en el caso de (1) anterior.
(3) Signal IN 1 y Signal IN 2 son ambos altos. Por lo tanto, el nodo 210 se convierte en el alto potencial (VDD) y conduce la señal de salida WL baja. El dispositivo 204 se enciende, provocando que el nodo 211 tenga un alto potencial y el nodo 212 tenga un potencial de tierra.
(4) la señal de entrada IN1 es alta y la señal de entrada IN2 es baja, por lo que el circuito de accionamiento está en el estado de funcionamiento 'seleccionado' (es decir, la señal de salida WL está activada). Por lo tanto, el nodo 210 se conduce al potencial de tierra, dando como resultado una señal de alto potencial en la salida WL. Cuando la salida WL es alta, el dispositivo 206 FET de canal n se enciende, es decir, es conductor, y el dispositivo 204 se apaga. Como la señal IN 2 es baja, el dispositivo 205 se apaga. Ni el dispositivo 204 ni el dispositivo 205 están apagados, por lo que el nodo 211 está en un estado flotante. Durante un ciclo largo (a menudo 300 MHz o más), el nodo aislado 211 flota hacia el potencial de tierra y coloca el dispositivo 201 en un estado conductor. En esta situación, la señal IN 2 intenta llevar el nodo 210 al potencial de tierra, mientras que el dispositivo 201 intenta llevar el nodo 210 a un potencial alto (VDD). A medida que el nodo 211 flota hacia el potencial de tierra, el inversor 209 se enciende para conducir el nodo 212 hacia el potencial VDD, lo que activa el dispositivo 207. Como resultado, el dispositivo 207 intenta tirar de la señal de salida WL hacia el potencial de tierra y el inversor 208 trata de mantener la señal WL en el potencial de VDD. En estos estados, la señal de salida WL vibra. La vibración del circuito de accionamiento provoca un aumento en el consumo de energía.
Tarea de solución
No. 4951259, No. 4610002, No. 4195238 y No. 3980899, una señal de línea WL palabra de salida da a conocer un circuito de accionamiento para evitar que el flotante. Sin embargo, ninguno de estos circuitos descritos enseña circuitos de conducción de línea de palabra que no incluyen nodos internos flotantes. Los nodos internos flotantes pueden causar vibración en el circuito de accionamiento.
Solución
La presente invención se refiere a un circuito de activación de línea de palabra que puede funcionar para recibir señales de dirección desde un circuito decodificador y activar estas señales de dirección para emitir como señales de línea de palabra a una o más celdas de memoria en RAM Para satisfacer la necesidad anterior. El circuito de accionamiento evita las vibraciones en el circuito evitando que cualquier nodo interno entre los elementos del circuito tenga un potencial flotante. Esta función se realiza mediante una pluralidad de elementos de circuito dispuestos en una forma única para no flotar los nodos internos.
Ejemplos
En la siguiente descripción, se establecen ciertos detalles específicos para proporcionar una comprensión completa de la presente invención. Sin embargo, será evidente para un experto en la técnica que la presente invención puede practicarse sin tales detalles específicos. En otros casos, los circuitos bien conocidos se muestran en forma de diagrama de bloques para no oscurecer la presente invención con detalles innecesarios. Las consideraciones de temporización y similares no son necesarias para una comprensión completa de la presente invención y están incluidas dentro de la experiencia de los expertos en la materia y, por lo tanto, la mayoría de tales detalles se han omitido.
Ahora se hará referencia a los dibujos, en los que los elementos descritos no están necesariamente dibujados a escala y los mismos elementos están indicados por los mismos números de referencia a lo largo de las diversas vistas.
Con referencia a la figura 3, se muestra un circuito de memoria 30 que incluye una pluralidad de filas y columnas en las que las celdas de memoria 32 están dispuestas de manera esencialmente direccionable por matriz. El circuito de memoria 30 puede ser parte de RAM o caché. Las celdas de memoria 32 en cada fila son accesibles mediante la línea de palabra 11 suministrada desde el circuito 10 de activación de línea de palabras. Las celdas de memoria 32 en cada fila son direccionadas selectivamente por el circuito decodificador 31 a través del circuito de excitación 10. Esencialmente, cuando cualquiera de la pluralidad de circuitos decodificadores 31 proporciona una señal al circuito de accionamiento 10 destinado a dirigirse a las celdas de memoria de esa fila particular, el circuito de excitación 10 recibe esta señal de dirección, Y genera una señal alta en la línea de palabras 11 para la celda de memoria 32 en esa fila.
La circuitería de selección / accionamiento asociada a cada columna de celdas de memoria 32 para direccionar cada columna con la línea de bits 33 no se muestra. La operación global de direccionar selectivamente cualquier celda de memoria 32 en la RAM es bien conocida en la técnica.
Con referencia ahora a la figura 4, se muestra un sistema de procesamiento de datos adecuado para implementar el circuito de memoria 30 dentro de cualquiera de los dispositivos de memoria mostrados en la figura 4, tales como RAM 44, ROM 46 o caché 53.
Un entorno de hardware representativo para implementar la invención que se muestra en la figura 4 incluye una unidad 40 de procesamiento central, tal como un microprocesador convencional, y varios otros dispositivos interconectados a través de un bus 42 del sistema. . La estación de trabajo mostrada en la Fig. 4, una memoria de acceso aleatorio 44, memoria de sólo lectura 46, de entrada y salida para conectar dispositivos periféricos tales como unidades de disco 41 y las unidades de cinta 45 al bus 42 (I / O) adaptador 47, un teclado 43, el adaptador de interfaz de usuario 48 para el ratón 52 o de la pantalla táctil del dispositivo o de otros dispositivos de interfaz de usuario tales como un (no mostrado) conectado al bus 42, adaptador de comunicación 50 para la conexión de la estación de trabajo a una red de procesamiento de datos, y un bus Y un adaptador de visualización 49 para conectar el dispositivo de visualización 51 al dispositivo de visualización 51.
Con referencia ahora a la figura 1, se muestra un diagrama de circuito detallado del circuito de accionamiento de línea de palabras 10. Este circuito se fabrica preferiblemente en tecnología CMOS, un campo de canal p transistores de efecto indicadas por un rectángulo y un electrodo de puerta dispuesta adyacente a la misma menos la diagonal, rectángulo adyacente y que libre disposición diagonal Y un transistor de efecto de campo de n canales indicado por el electrodo de compuerta formado. También, adyacente a cada dispositivo FET ilustrado, se proporcionan una instrucción (indicada por 's') que indica un electrodo fuente y una instrucción (indicada por 'd') que indica un electrodo de drenaje. Además, las dos señales de entrada, es decir, las señales IN1 y la IN2 señal se suministra al circuito 10, el circuito 10 salidas una palabra de salida de señales de línea WL en respuesta a recibir la IN1 señal y la IN2 señal en la línea de palabra 11.
En este diagrama de circuito, los dispositivos FET 101, 103, 104, 105, 107 están marcados como dispositivos de canal p. Los dispositivos FET 102, 106, 108 están marcados como dispositivos de n canales. Naturalmente, también se pueden usar dispositivos o circuitos de conmutación distintos de los FET, como los transistores bipolares.
Hay cuatro nodos internos en el circuito 10. Un nodo interno es un punto de conexión entre dos o más elementos de circuito en el circuito 10 que no están conectados directamente a la línea de entrada o a la línea de salida. El nodo interno 115 está en el punto de conexión entre el elemento de circuito inversor 109 y el dispositivo 103. El nodo interno 112 está en el punto de conexión entre los dispositivos 101, 102, 103, 104 y 110. El nodo interno 113 está en el punto de conexión entre los dispositivos 104, 105, 106, 107, 111. El nodo interno 114 está en el punto de conexión entre los dispositivos 107, 108, 111.
Además, como en el caso anterior, el circuito 10 está en los siguientes cuatro estados operativos diferentes.
(1) La señal IN2 es alta y la señal IN1 es baja, por lo que el circuito 10 está en el estado de operación 'deseleccionar'. En este estado, el nodo 113 se conduce al potencial de tierra y el nodo 114 se conduce a un potencial alto (es decir, VDD). El dispositivo 104 se enciende para mantener el nodo 112 en el VDD de alto potencial mientras el dispositivo 108 se enciende para mantener la señal de salida WL en la línea de palabra 11 al potencial de tierra.
(2) la señal de entrada IN2 es baja y la señal de entrada IN1 es baja, por lo que, de nuevo, en este caso, el circuito 10 está en el estado operativo 'deseleccionar'. En este estado de funcionamiento, el nodo 112 es alto, por lo que la señal de salida WL es conducida a una señal de nivel bajo. El nodo 113 es alto y el nodo 114 es bajo, por lo que el dispositivo 107 se mantiene en un estado conductor. Como tal, el dispositivo 107 mantiene elevado el nodo 113. El dispositivo 101 mantiene elevado el nodo 112, por lo que la señal de salida WL permanece baja.
(3) la señal de entrada IN 2 es alta y la señal de entrada IN 1 es alta. El nodo 112 se conduce alto, por lo que la señal de salida WL es baja. El nodo 113 es conducido al potencial de tierra y el nodo 115 es impulsado alto. El nodo 113 mantiene el dispositivo 108 encendido por el dispositivo 111.
(4) IN2 es bajo e IN1 es alto, lo que resulta en un estado operativo 'selectivo'. Por lo tanto, el nodo 112 se acciona en baja, y la señal de línea de palabra de salida WL es accionada en alto. El nodo 105 está precargado en VDD por el dispositivo 105 y el dispositivo 107. Los dispositivos 101, 104 y 103 están apagados. Como los nodos 112, 115, 113, 114 son todos accionados a un cierto estado, no hay nodos flotantes en el circuito 10. Esto es opuesto al funcionamiento del circuito de la técnica anterior descrito anteriormente. Por lo tanto, no hay oscilación de la señal de salida WL y no hay encendido / apagado de la línea de palabra que causa una operación errónea (lectura o escritura).
Efecto de la invención
La figura 1 es un diagrama que muestra un circuito de activación de línea de palabras de acuerdo con la presente invención.
La figura 2 es un diagrama que muestra un circuito de conducción de línea de palabras de la técnica anterior.
La figura 3 es un diagrama de bloques de un circuito de memoria construido de acuerdo con la presente invención.
La figura 4 muestra un sistema de procesamiento de datos construido de acuerdo con la presente invención.
Señal del circuito decodificador IN 1
Señal del circuito decodificador IN 2
10 circuito de accionamiento
Línea de 11 palabras
30 circuito de memoria
31 circuito decodificador
32 celdas de memoria
Línea de 33 bits
40 unidad de procesamiento central
41 Unidad de disco
42 Bus del sistema
Teclado 43
44 RAM
45 Unidad de unidad de cinta
46 ROM
47 Adaptador de E / S
48 Adaptador de interfaz de usuario
49 Adaptador de pantalla
50 Adaptador de comunicación
51 Dispositivo de visualización
52 mouse
53 efectivo
Reclamo
Significa para recibir una señal de la reivindicación 1 circuito decodificador, el circuito de accionamiento línea de palabra que incluye un medio de conversión para la salida de la celda de memoria mediante la conversión de la señal recibida desde el circuito decodificador de la señal de línea de palabra, los medios de conversión Hay comprende una pluralidad de elementos de circuito acoplados entre sí por una pluralidad de nodos, y cada nodo de dicha pluralidad de nodos tiene un nivel de tensión específico en cada estado de funcionamiento de dicho circuito de excitación de línea de palabra, y dicho medio de conversión Además comprende medios para mantener dichos nodos de dicha pluralidad de nodos a dicho nivel de voltaje particular durante dichos estados operativos respectivos de dicho circuito impulsor de línea de palabras.
La reivindicación 2 en el que el circuito de palabra unidad de línea recibe un conjunto de la señal procedente de dicho circuito decodificador, en el que entra en el estado de uno de los estados de funcionamiento, dependiendo del conjunto de la señal desde el circuito decodificador 2. El circuito de excitación de acuerdo con la reivindicación 1, en el que se genera una señal de línea de palabra.
La señal procedente de la reivindicación 3 en el que el circuito decodificador es igual al valor de uno de los N valores, respectivamente, y dichos medios de recepción, dicha señal respectivamente operable el M para recibir desde el circuito decodificador Se obtienen estados de operación de NM de dicho circuito de activación de línea de palabras y, durante cada uno de dichos estados de operación de NM, dicha pluralidad de elementos de circuito se conecta a dicha pluralidad de nodos. En el que cada nodo de dicha pluralidad de nodos coloca cada uno de dichos nodos en dicho nivel de voltaje particular correspondiente a cada estado operativo de dichos estados operativos NM y cada nodo de dicha pluralidad de nodos es operable, Y la tensión de salida se mantiene en el nivel de voltaje específico correspondiente a cada uno de los estados de operación de los estados de operación NM.
Al menos una celda de memoria, dicho al menos un primer circuito para el suministro de las señales de selección de celda de memoria para acceder a la celda de memoria, el dicho primer circuito al menos una celda de memoria que almacena la reivindicación 4 Información Y un segundo circuito acoplado entre dicho primer circuito y dicho segundo circuito para generar una señal de dirección en respuesta a la recepción de dicha señal de selección de celda de memoria de dicho primer circuito, Se transmite una señal a dicha al menos una celda de memoria y dicho segundo circuito entra en un estado operativo cuando dicho segundo circuito genera dicha señal de dirección en respuesta a la recepción de dicha señal de selección de celda de memoria de dicho primer circuito, 2 circuitería incluye una pluralidad de elementos de circuito acoplados entre sí por uno o más nodos y cada nodo de uno o más nodos está acoplado al segundo circuito Y en el que dicho segundo circuito comprende además medios para comparar dicho nodo de dichos uno o más nodos con su estado particular durante dicho estado operativo de dicho segundo circuito, Un circuito de memoria que incluye medios para mantener a un nivel de voltaje.
5. Circuito de memoria según la reivindicación 4, en el que el primer circuito es un circuito decodificador y el segundo circuito es un circuito de conducción de línea de palabra.
6. Dispositivo de memoria semiconductor según la reivindicación 1, en el que dicho segundo circuito comprende además: medios para recibir una primera de dichas señales de selección de células de memoria; medios para recibir una segunda de dichas señales de selección de células de memoria; Y significa para emitir la señal de salida del circuito de memoria.
7. El circuito de la reivindicación 1, en el que dicho segundo circuito comprende además: un primer dispositivo que tiene un primer electrodo acoplado a dichos medios para recibir dicha primera señal de dichas señales de selección de células de memoria, En el que un tercer electrodo del primer dispositivo y un tercer electrodo del segundo dispositivo están acoplados a uno primero de los uno o más nodos y al primer dispositivo El segundo electrodo del segundo dispositivo está acoplado a los medios para recibir la segunda de las señales de selección de células de memoria, estando el segundo electrodo del segundo dispositivo acoplado a la primera referencia de tensión, Y el circuito de memoria de acuerdo con la reivindicación 6, caracterizado por:
La reivindicación 8, en el que dicho segundo circuito adicional tercera dispositivo y el cuarto dispositivo tanto de su primer electrodo acoplado a dichos medios para recibir dicha segunda señal de dichas señales de selección de celda de memoria Donde un tercer electrodo del tercer dispositivo y un tercer electrodo del cuarto dispositivo están acoplados a uno primero de los uno o más nodos y al tercer dispositivo Donde el segundo electrodo del segundo dispositivo está acoplado a la primera referencia de voltaje y el segundo electrodo del segundo dispositivo está acoplado a la segunda referencia de voltaje.
9. El aparato de la reivindicación 1, en el que el segundo circuito comprende además: un quinto dispositivo que tiene un electrodo acoplado a los medios para recibir la segunda de las señales de selección de células de memoria; Y un sexto dispositivo que tiene un primer electrodo acoplado a un segundo de uno o más nodos acoplados a un segundo electrodo, en el que un segundo electrodo del sexto dispositivo Donde la primera referencia de voltaje está acoplada a la primera referencia de voltaje y el tercer electrodo está acoplado al primero de uno o más nodos.
10. El método de la reivindicación 9, en el que el segundo circuito comprende además: un primer electrodo acoplado al segundo uno o más nodos y un segundo electrodo acoplado a la primera referencia de voltaje. Y un séptimo dispositivo que tiene un tercer electrodo acoplado a uno primero de dichos uno o más nodos, y un tercer electrodo acoplado a uno primero de dichos uno o más nodos.
11. El circuito de la reivindicación 1, en el que el segundo circuito comprende además: un primer electrodo acoplado a uno de uno o más nodos y un segundo electrodo acoplado a los medios para emitir la señal de dirección. Y un octavo dispositivo que tiene un primer terminal de entrada y un segundo terminal de salida.
Dibujo :
Application number :1996-339689
Inventors :インターナショナル?ビジネス?マシーンズ?コーポレイション
Original Assignee :マノジ?クマル、ジョーゼフ?エム?ポプラフスキ?ジュニア