Dispositivo de memoria semiconductor multibanco
Descripción general
 Se proporciona un dispositivo de memoria semiconductor de una estructura de múltiples bancos capaz de reducir el tamaño del chip y suprimir el consumo de corriente innecesario. Columna transistores de selección CST1,2 una vía conectada a la misma líneas de bits BL, BLB y las líneas de entrada y salida SIO, en el dispositivo de memoria de semiconductor que tiene una SIOB cada banco B0 n, un decodificador banco columna común 20, y se extiende desde el decodificador de columnas un banco global común de columna líneas de selección GCSL0 K, columnas y columna local seleccionar líneas LCSL01 nK conectada a la puerta del transistor de selección, la columna global de líneas de selección y de columna local líneas de selección en respuesta a la señal de BCA0 n, BCA0 nB para la selección de banco Y los transistores 13 y 15 para conectar los transistores 13 y 15. Dado que la señal de selección de banco se activa en respuesta a la columna global de líneas de selección se activan en un ciclo de acceso columna, no hay consumo de corriente innecesaria de 2 o más líneas de bits y líneas de salida no están conectados, innecesario No se requiere operación de precarga.
Campo técnico
La presente invención se refiere a un dispositivo de memoria semiconductor que tiene una matriz de memoria que comprende una pluralidad de bancos, en particular, a una estructura de una línea de selección de columna para la conexión de las líneas de bits y líneas de salida.
Antecedentes de la técnica
El dispositivo altamente integrado de gran capacidad de memoria de semiconductores, la solicitud de alta velocidad, independientemente como para operar en sincronización con el reloj del sistema proporcionada, una matriz de células de memoria se divide en un número de bancos de (multi-banco) en que cada banco Se han propuesto técnicas para superar el tiempo de espera de acuerdo con la señal estroboscópica mediante la realización de una operación de acceso a datos. En el dispositivo de memoria de semiconductor de papel '8 synchronousDRAM banco' en ISSCC 1995 publicación de febrero de decodificadores de fila separada en cada banco, decodificador de columna, un bus de datos, las líneas de salida globales proporcionados a cada banco ShuIri Se ha propuesto una estructura conectada a una línea de salida. La línea de entrada / salida global en cada banco está conectada a la línea de entrada / salida secundaria. La Figura 1 muestra la estructura de línea de selección de columna en un banco en el dispositivo de memoria de semiconductor presentado en este documento.
Como se muestra en la figura, el par de líneas de bits BL, BLB ( 'B' al final de este caso el significado de inversión) que controla el par de líneas de salida de sub-SIO, la columna de selección transistor par CST1, CST2 conectar el SIOB Cada una de las líneas de selección de columna CSL 0 CSLn es compartida por una cantidad de bloques de memoria MB 0, MB 1, ..., MBn. El par de líneas de salida de sub SIO, un circuito de precarga proporcionado en SIOB (o circuito de carga) PRT es un es un voltaje de fuente de alimentación de bajo nivel dispositivo de memoria de semiconductores altamente integrado (por ejemplo, una tensión de fuente de alimentación interna de aproximadamente 1,5 V a 256 Mb DRAM) Para realizar una operación de detección de voltaje mínima, se suministra un voltaje de precarga de un nivel predeterminado al par de líneas de entrada / salida secundaria SIO, SIOB.
Esta configuración, por ejemplo, el bit de amplificador de detección de línea SA una línea de palabra son verdaderas se selecciona en el bloque de memoria MB0 se activa y la columna seleccionar líneas CSL0 está asumiendo activados, amplificada por el amplificador de sentido SA Un bit de datos se transmite a las líneas de entrada / salida secundaria SIO 0, SIO 0 B a través del par de transistores de selección de columna CST 1, CST 2. En este caso los demás bloques de memoria MB1 MBN, porque mientras que el par de líneas de bits y el par de líneas de salida SUB es precargado con el nivel de la misma Vcc / 2, el par de líneas de bits y el par de líneas de salida de sub está acoplado a través de los pares de transistores de selección de columnas El cambio de potencial en la línea de entrada / salida secundaria no ocurre.
Tarea de solución
En la estructura de esta memoria, ya que las líneas de bits y las líneas de sub-producto de la no seleccionada también conectado por una línea de selección columna seleccionada por la tensión suministrada a la línea PRT circuito de precarga sub-producto, no seleccionada Una corriente innecesaria fluye al amplificador de detección SA conectado a la línea de bit. Es decir, todavía hay espacio para suprimir el consumo de energía.
Cuando las líneas de palabras y los amplificadores de detección se activan en dos o más bloques de memoria entre los bloques de memoria conectados a una línea de selección de columna, todas las líneas de bit y las líneas de entrada / salida correspondientes se encuentran temporalmente Se transmite un dato ficticio (datos ficticios) a la línea de entrada / salida secundaria en el bloque de memoria no seleccionado. Por lo tanto, para prepararse para la transmisión de datos posterior en tal caso, hay una carga debe ser siempre la línea de salida sub precargado antes de que el nivel de la señal de selección de columna de la columna seleccione transiciones de línea.
Además, dado que cada banco tiene un decodificador de columna independiente y un bus de datos, es inevitable aumentar el tamaño del chip en el diseño de múltiples bancos. Alternativamente, debido a que uno a uno de la línea de selección de columna para enviar la salida del decodificador de columna es compartida por un gran número de bloques de memoria, la precarga de las líneas de entrada y salida de sub en la transición de nivel anterior de la señal de selección de columnas que se requiere, por lo tanto la corriente DC El consumo tiende a aumentar. Aunque no es necesario para realizar la operación de pre-carga del período de pulso líneas de entrada sub de al menos 3 4 ns, un número de dispositivo de memoria de semiconductor de gran capacidad es más muy grande 256 MB de líneas de datos (líneas de salida, etc.), de manera que como Es difícil ajustar con precisión la operación, y en el método de operación sincronizado con el reloj del sistema, es un factor que limita la frecuencia máxima del reloj del sistema.
En vista de lo anterior, la presente invención proporciona un dispositivo de memoria semiconductor capaz de funcionar a alta velocidad con un tamaño de chip más pequeño en comparación con la técnica anterior. Se proporciona un dispositivo de memoria semiconductor que tiene una estructura de múltiples bancos que puede estar constituida con un tamaño de chip más pequeño en comparación con la técnica anterior. Además, para proporcionar un dispositivo de memoria de semiconductor de estructura necesidad multi-banco sin línea de datos innecesariamente no de precarga, tal como líneas de entrada y de salida. Alternativamente, es posible suprimir la corriente innecesaria debido al funcionamiento de la línea de selección de columna en un dispositivo de memoria semiconductor que realiza una operación de detección de voltaje mínima.
Solución
La presente invención, con el fin de lograr el objeto anterior, la matriz de memoria se divide en un número de bancos en un dispositivo de memoria de semiconductores tiene una pluralidad de líneas de bits y líneas de salida conectado a través de columna transistores de selección en cada banco, el banco Una pluralidad de líneas de selección de columnas globales que se extienden desde el decodificador de columnas y comunes a los bancos, una pluralidad de líneas de selección de columnas locales conectadas a las puertas de los transistores de selección de columnas, Y medios para conectar dicha línea de selección de columna global y dicha línea de selección de columna local en consecuencia.
Los medios para conectar la columna global de líneas de selección y de selección de columna líneas locales, la línea de selección y global columna conectado entre la columna local líneas de selección, un transistor para recibir una señal para la puerta de selección de banco, la columna local Y un transistor que se proporciona entre la línea de selección y la tensión de tierra y que recibe una señal invertida de la señal de selección de banco en su puerta. Como una señal para la selección del banco en este momento, se puede usar una señal de dirección de columna.
Ejemplos
En lo sucesivo, las realizaciones de la presente invención se describirán en detalle con referencia a los dibujos adjuntos.
La figura 2 muestra la estructura interna de la matriz en esta realización. La matriz de memoria de este dispositivo de memoria semiconductor está dividida en n (n es un número natural) bancos B 0 Bn. El descodificador de columna 20 no se proporciona para cada banco como se muestra en la figura 1, sino que es compartido por todos los bancos. Columna k (k es un número natural) que se extienden en la dirección de las líneas de bits dibujado desde el decodificador 20 piezas mundial de selección de columna línea GCSL0 GCSLK de son sometidos comúnmente todos los bancos.
Dentro de cada banco, el par BL línea de bits, k piezas conectadas a BLB matriz de células de memoria unidad MCA (en este caso '' es la posición de la representación numérica para mostrar una serie de orden de secuencia) están dispuestos. Cada par de línea de bit está conectado a un amplificador de sentido SA, la selección de columna par de transistores CST1, CST2 está dispuesto entre el par de líneas de bits BL, un par sub relevante BLB de líneas de entrada y de salida SIO, y SIO B . Se comparte una sub par de líneas de entrada y de salida en un banco, y cada par sub de líneas de entrada y de salida están conectados a un circuito de precarga PRT (o circuito de carga) para el funcionamiento pequeño de detección de tensión. Aunque no se muestra en la figura 2, el par de líneas de subentrada / salida proporcionadas a cada banco se puede conectar comúnmente al par de líneas de entrada / salida global.
La puerta de la selección de columna CST1 par de transistores, CST2 selección de conectar el par de líneas de bits y un par de líneas de salida de sub está conectado a la columna local seleccionar líneas LCSL. columna Local líneas de selección LCSL se estira en la dirección de las líneas de bits, son número de secuencia igual (k-número) de la matriz de células de memoria unidad MCA en cada banco. Entonces, uno de la selección de columna GCSL mundial línea y una columna local de líneas de selección de LCSL, se conecta a través de un interruptor de selección de columna 10 están controlados BCA señal de selección de banco, el BCA B. Las líneas de selección de columnas locales comparables a la cantidad de bancos están conectadas a una línea de selección de columna global por el mismo número de conmutadores de selección de columna 10.
Selección de columnas interruptor 10, se proporciona un canal entre la columna mundial seleccionar líneas y líneas de selección de columna local, un transistor NMOS 13 que recibe la señal de selección de BCA banco por una dirección de columna para puerta de selección de banco, y la tierra de columna local seleccionar líneas Y un transistor NMOS 15 provisto de un canal entre Vss y una señal de selección de puerta BCA B en su puerta. La señal de dirección de la columna para la selección del banco se activa una por una para cada ciclo de acceso a la columna.
Si el B0 banco la línea de palabra y el amplificador de sentido en la serie de células de memoria unidad MCA01 B0 banco se activa par de líneas de bits de Bn BL, de datos y BLB se transmite, global columna de la línea de selección de la columna mundial seleccionar líneas GCSL0 GCSLK GCSL0 se activa (GCSL0 columna señal de selección es de nivel 'alto'), el BCA0 señal, BCA0B de selección de banco BCAN señal BCA0 se activa (BCA0 es de nivel 'alto', BCA0B el nivel 'bajo'). Por lo tanto, señal de selección de columna de nivel 'alto' de las líneas de selección global de la columna GCSL0 se transmite a través del transistor NMOS 13 para la conmutación que se activa por un nivel 'alto' el BCA0 señal de selección de banco para columna local seleccionar líneas LCSL01. En este momento, el transistor NMOS 15 para el interruptor de tierra está en un estado no conductor mediante la señal de selección de banco BCA 0 B de nivel 'bajo'. Como resultado, ya que la selección de columna CST1 par de transistores, CST2 señal de selección de columna de nivel 'alto' a la puerta de la se aplica al conductor, el par de líneas de bits BL, BLB están conectados a la sub-salida sio0 par de líneas, SIO0B. Por consiguiente, los datos leídos de la matriz de células de memoria unidad MCA01 bancos B0 es la salida desde la línea de salida de sub sio0, SIO0B a través de una línea de la producción mundial (no mostrados).
De acuerdo con esta realización, dado que la señal de selección de banco está activada correspondiente a la línea de selección de columna global activada en un ciclo de acceso de fila, es posible seleccionar dos o más líneas de bit y subinsumos Se entiende que no hay un consumo de corriente innecesario debido a la conexión de la línea de salida y que no se requiere una operación de precarga innecesaria. Por ejemplo, incluso si los amplificadores de línea de palabra y de sentido se activan simultáneamente en la unidad de matriz de células de memoria matriz de células de memoria unidad MCA11 MCA01 el banco B1 de bancos B0, sólo la señal de selección de BCA0 banco es de nivel 'alto' (BCA0B es 'baja 'nivel) se activa, el resto de la BCA señal de selección de banco 1 BCAN es' al ser inactivado a menor 'nivel (BCA1B BCAnB es' alto nivel'), otra columna local con exclusión de la columna local seleccionar líneas LCSL01 La línea de selección LCSL 11 LCSLn 1 no está conectada a la línea de selección de columna global GCSL 0. Por lo tanto, el par de líneas sio0 sub-salida, la salida de sub línea par distinto de SIO0B sio1, SIO1B Sion, SIOnB está no adaptados conectado al par de líneas de bit correspondiente. Es decir, dependiendo del estado de la señal de dirección de columna de selección de banco, y conduce el transistor NMOS 15 para conexión a tierra conmuta el interruptor de selección de columna 10 en el banco no seleccionada, transistor NMOS 13 para la conmutación a la columna mundial seleccionar líneas se hace no conductora , El potencial de la línea de selección de columna local correspondiente a esto se convierte en la tensión de tierra.
La configuración de circuito del conmutador de selección de columna de la presente invención no está limitada a la realización mostrada en la figura 2, y también son posibles otras realizaciones. Por ejemplo, es posible mejorar, como agregar medios auxiliares para resolver los problemas inherentes causados ​​por la transmisión de señal en la línea de selección de columna.
Efecto de la invención
De acuerdo con la presente invención como se ha descrito anteriormente, el conmutador mediante una señal para la selección de banco, el fenómeno en el que se transmite de datos ficticios no se genera en las líneas de sub-producto de la parte exterior del objeto seleccionado, el siguiente acceso columna No es necesario realizar precarga en preparación para un ciclo. Las líneas de entrada y salida que son innecesariamente sub bit conexión de la línea no existe, se evita que la corriente continua que fluye desde el circuito de precarga para el amplificador de detección de línea de bit. Además, es posible controlar la operación de acceso en la columna para todos los bancos con un solo decodificador de columna, es posible proporcionar un dispositivo de memoria de semiconductores que tiene una estructura de múltiples banco eficiente mediante la supresión del tamaño de la viruta.
La figura 1 es un diagrama de circuito que muestra una estructura de línea de selección de columna en un dispositivo de memoria semiconductor convencional.
La figura 2 es un diagrama de circuito que muestra una estructura de línea de selección de columna de acuerdo con la presente invención.
Interruptor de selección de 10 filas
Decodificador de 20 columnas
Conjunto de celdas de memoria de la unidad MCA
B 0 Bn banco de memoria
Circuito de precarga PRT
Transistor de selección de columna CST1, CST2
SIO0, SIO0B SIOn, línea de entrada / salida SIOnB Sub
LCSL01 LCSLnk Línea de selección de columna local
GCSL 0 GCSLk línea de selección de columna global
BCA 0, BCA 0 B BCAn, señal de selección de banco BCAn B
Reclamo
Divididos de acuerdo con la reivindicación 1 matriz de memoria en múltiples bancos, en un dispositivo de memoria de semiconductores tiene una pluralidad de líneas de bits y líneas de salida conectados a través de columna transistores de selección en cada banco, y el decodificador de banco columna común, desde el decodificador de columnas el número y la columna mundial seleccionar líneas que se extienden a es el banco común, y un número de columna local seleccionar líneas conectadas a las puertas de los transistores de selección de columna, y la columna global de líneas de selección de acuerdo con la señal para el banco seleccionado locales Y significa para conectar la línea de selección de columna a la línea de selección de columna.
Medios para conectar el segundo aspecto columna global de líneas de selección y de selección de columna líneas locales, en el que dicha columna mundial seleccionar líneas están conectadas entre la columna local seleccionar líneas, un transistor para recibir una señal para las puertas de selección de banco, la Y un transistor provisto entre la línea de selección de columna local y la tensión de tierra y recibiendo en su puerta una señal invertida de la señal de selección de banco.
3. Dispositivo de memoria semiconductor según la reivindicación 1 ó 2, en el que la señal de selección de banco es una señal de dirección de columna.
Dibujo :
Application number :1996-339687
Inventors :三星電子株式会社
Original Assignee :柳濟煥