Reloj incorporado de dispositivo de procesamiento de información
Descripción general
 De este modo, se reduce el error entre el tiempo interno y el tiempo de referencia en el autoaparato. ] Cuando se reciben los datos de tiempo de referencia a través de la ruta de comunicación 100, el circuito receptor 1 emite una señal de notificación de recepción 111. Al recibir la señal de notificación de recepción 111, la unidad de procesamiento 2 lee el valor de conteo retenido en el circuito de retención 3 y determina el error entre los datos de tiempo de referencia y los datos de tiempo internos. La unidad de procesamiento 2 establece la relación de división de frecuencia en el circuito de ajuste de relación de división de frecuencia 4 de acuerdo con el resultado de la determinación. Cuando se introduce la señal de notificación de recepción 111, el circuito de retención 3 retiene el valor de conteo del circuito de división de frecuencia 6 en ese momento. Divisor de frecuencia 6 divide una relación de división de frecuencia establecida para la señal de reloj desde el oscilador 5 al circuito de ajuste de la relación de división de frecuencia 4, el valor de recuento es el valor establecido en el circuito de ajuste de la relación de división de frecuencia 4, la señal de conteo ascendente 112 a la unidad de temporización 7. La unidad de conteo de tiempo 7 realiza una operación de conteo cada vez que se ingresa la señal de cuenta ascendente 112, y registra el tiempo interno.
Campo técnico
Respeto reloj interno de la presente invención es un aparato de procesamiento de información, un reloj incorporado del aparato de procesamiento de información que tiene una función de calibrar el reloj interno por el tiempo de referencia suministrado a intervalos de tiempo regulares, especialmente a través de la ruta de comunicación desde el exterior del aparato.
Antecedentes de la técnica
Convencionalmente, en el reloj interno de este tipo de aparato de procesamiento de información que se utiliza para la sincronización del procesamiento de cada aparato de procesamiento de información en un sistema de procesamiento de información que tiene una pluralidad de dispositivos de procesamiento de información.
Es decir, el cuando a través de un canal de comunicación tal como una red de área local de un aparato de procesamiento de información que tiene un reloj como referencia para distribuir los datos de tiempo a otro aparato de procesamiento de información, que recibe los datos de tiempo que se distribuyó en el otro aparato de procesamiento de información Al calibrar el reloj incorporado en su propio dispositivo en función de los datos de tiempo, el tiempo de todo el sistema se sincroniza.
Por ejemplo, en el aparato de procesamiento de información que tiene la configuración mostrada en la figura 6, la sección de temporizador 14 cuenta la salida de señal de reloj del oscilador 13 para generar datos de tiempo internos. Cuando la unidad de procesamiento 12 recibe un acuse de recibo 121 desde el circuito de recepción 11, lee los datos de tiempo de referencia recibidas por el circuito de recepción 11 a través de la ruta de comunicación 100 desde el circuito de recepción 11 a través del bus de datos 110. A continuación, la unidad de procesamiento 12 escribe los datos de tiempo de referencia leídos desde el circuito de recepción 11 en la unidad de cronometraje 14, y ajusta el tiempo interno en el propio aparato al tiempo de referencia.
En general, dado que la frecuencia del oscilador 13 tiene un error con respecto a un reloj de referencia externo, un tiempo interno en el aparato producirá un error con respecto a un tiempo de referencia externo. Por lo tanto, mediante la operación de procesamiento descrita anteriormente, los datos de tiempo de referencia del exterior se escriben en la unidad de reloj 14 para ajustar el tiempo interno al tiempo de referencia.
Tarea de solución
El reloj incorporado del aparato de procesamiento de la información convencional descrita anteriormente, ya realizados en la ejecución del software en la unidad de procesamiento de la operación de escritura a la unidad de temporización lee los datos de tiempo de referencia recibidos desde el circuito de recepción recibe los datos de tiempo de referencia Para la unidad de temporizador depende del tiempo de ejecución del software, de modo que el tiempo interno en el propio dispositivo provoca un error con respecto al tiempo de referencia.
Un objeto de la presente invención es resolver el anterior es proporcionar un reloj incorporado del aparato de procesamiento de información de error se puede reducir entre el tiempo interno y el tiempo de referencia dentro del propio dispositivo.
Solución
reloj interno del aparato de procesamiento de información según la presente invención comprende medios de recepción para recibir la información de tiempo de referencia desde el exterior, significa un oscilante para transmitir una señal de reloj, la señal de conteo ascendente de la señal de reloj mediante la división de dichos medios de oscilación una frecuencia de medios de división para la generación de un reloj de medios para generar información de tiempo interno basado en la señal de conteo ascendente de los medios de división, el valor de recuento de la división de frecuencia significa que cuando dichos medios de recepción recibe la información de tiempo de referencia Medios de detección para detectar un error entre el valor de conteo de dichos medios de división de frecuencia y dicha información de tiempo de referencia en base al contenido de dichos medios de retención; Y los medios de ajuste para establecer la relación de división de frecuencia.
reloj interno en el otro aparato de procesamiento de información de acuerdo con la invención, la calibración de la información de tiempo interna del propio aparato basado en la información de tiempo de referencia desde el aparato de procesamiento de información para generar una información de tiempo de referencia como una referencia a otro aparato de procesamiento de información un reloj incorporado del aparato de procesamiento de información, significa una oscilación para el envío de una señal de reloj, una frecuencia de medios de división para generar una señal de conteo ascendente a la señal de reloj a partir de la oscilación significa dividiendo, de la unidad de división medios de temporización para generar información de tiempo interno basado en la señal de conteo ascendente, un medio de sujeción para sujetar un valor de recuento del divisor de frecuencia significa que cuando la recepción de la información de tiempo de referencia, la división basada en el contenido de dichos medios de sujeción Se incluye un medio de detección para detectar un error entre el valor de recuento y el tiempo de referencia significa que la información, y medios de ajuste para ajustar la relación de división de los medios de división de frecuencia de acuerdo con un resultado de la detección de dichos medios de detección.
Un error entre el reloj interno del reloj y la temporización de recepción de tiempo de referencia detectado por la unidad de procesamiento, y establece la relación de división de frecuencia en el circuito de ajuste de la relación de división de frecuencia con el fin de corregir el error para cambiar el periodo del reloj dentro del reloj.
Como resultado, el error entre el tiempo interno y el tiempo de referencia puede hacerse más pequeño que antes, y es posible mantener el error por debajo de un cierto valor.
A continuación, la presente invención se describirá con referencia a los dibujos.
La figura 1 es un diagrama de bloques que muestra una configuración de una realización de la presente invención. En la figura, el aparato de procesamiento de información según una realización de la presente invención, el circuito de recepción 1, una unidad de procesamiento 2, un circuito de retención 3, el circuito de ajuste de la relación de división 4, un oscilador 5, un divisor de frecuencia 6, un temporizador 7 .
El circuito de recepción 1 está conectado a la ruta de comunicación 100 y recibe datos de tiempo de referencia de un aparato de procesamiento de información (no mostrado) que tiene un reloj de referencia. En este momento, el circuito de recepción 1 envía la señal de notificación de recepción 111 a la unidad de procesamiento 2 y al circuito de retención 3.
La unidad de procesamiento 2 está conectado respectivamente a una unidad temporizador 7 y el circuito de recepción 1 y el circuito de retención 3 y el circuito de ajuste de la relación de división 4 a través del bus de datos 110, y unos datos de tiempo de referencia de lectura recibidas por el circuito de recepción 1, y la lectura de los valores de recuento, celebrada en la celebración circuito 3 circuito de división 6, y la escritura de datos de configuración en el circuito de ajuste de la relación de división de frecuencia 4, una lectura y escribir los datos de tiempo internos a la unidad de tiempo de medición 7 lleva a cabo.
Cuando la unidad de procesamiento 2 ha recibido la señal de notificación 111 desde el circuito de recepción 1 se introduce, el tiempo de referencia recibida por el circuito de recepción 1 al valor de recuento del poder del circuito divisor de circuito de retención 3 6 lee, basado en el valor de recuento Y determina el error entre los datos y los datos de tiempo internos a ser medidos por la unidad de temporización 7. La unidad de procesamiento 2 calcula la relación de división del divisor 6 de acuerdo con el resultado de la determinación, escribe la relación de división calculado al circuito de ajuste de la relación de división de frecuencia 4.
Cuando se recibe la señal de notificación de recepción 111 desde el circuito de recepción 1, el circuito de retención 3 mantiene el valor de conteo del circuito de división de frecuencia 6 en ese momento. El circuito de ajuste de la relación de división de frecuencia 4 envía la relación de división de frecuencia establecida por la unidad de procesamiento 2 al circuito de división de frecuencia 6.
El oscilador 5 suministra una señal de reloj de un período constante al circuito divisor de frecuencia 6. Divisor de frecuencia 6 divide una relación de división de frecuencia de una señal de reloj suministrada desde el oscilador 5 desde el circuito de ajuste de la relación de división de frecuencia 4, y emite el valor contado al circuito de retención 3. Además, el divisor de frecuencia 6 se convierte en un valor que se cuenta valor se establece en el circuito de ajuste de la relación de división de frecuencia 4, reajustando de ese modo el valor de recuento, y emite una señal de conteo ascendente 112 a la unidad de temporización 7.
La unidad de conteo de tiempo 7 realiza una operación de conteo cada vez que la señal de cuenta ascendente 112 entra desde el circuito de división de frecuencia 6 y mide el tiempo interno. La unidad de cronometraje 7 es capaz de leer y escribir datos de tiempo internos desde la unidad de procesamiento 2 a través del bus de datos 110.
La Figura 2 es un diagrama de flujo que muestra una unidad de procesamiento de operación de procesamiento 2 de la Fig. 1, la Fig. 3 es un diagrama de temporización que muestra el funcionamiento cuando no hay error en el tiempo de referencia y el tiempo interno en una realización de la presente invención, la Fig. 4 Es un diagrama de tiempos que muestra la operación cuando el tiempo interno avanza desde el tiempo de referencia en la realización de la presente invención. La operación de calibración del reloj incorporado de acuerdo con una realización de la presente invención se describirá con referencia a las Figs.
El circuito de recepción 1 se introduce desde la ruta de comunicación 100 a intervalos de un tiempo fijo T, y recibe datos de tiempo de referencia de un aparato de procesamiento de información que tiene un reloj de referencia. Al recibir los datos de tiempo de referencia, el circuito de recepción 1 emite una señal de notificación de recepción 111 a la unidad de procesamiento 2 y al circuito de retención 3.
Cuando la unidad de procesamiento 2 ha recibido la señal de notificación 111 se introducida desde el circuito de recepción 1 (Fig. 2 paso S1), el valor de recuento de la frecuencia de circuito 6 dividiendo, que se mantiene en el circuito de retención 3 lee recibir, basado en el circuito de valor de recuento de 1 (Etapa S2 en la figura 2) entre los datos de tiempo de referencia recibidos por la sección de medición de tiempo 7 y los datos de tiempo interno medidos por la sección de reloj 7. En este momento, el circuito de retención 3 mantiene el valor de conteo del circuito de división de frecuencia 6 en el momento de la entrada de la señal de notificación de recepción 111 desde el circuito de recepción 1.
Si la unidad de procesamiento de valor 2 recuento '0' (Fig. 2 paso S3), y determina que la fase de la hora interna es correcta el tiempo de referencia, es decir, error de decisión no es una entre los datos de tiempo de referencia y los datos de tiempo interna Y establece 'N' (N es un número entero positivo) como la relación de división en el circuito 4 de configuración de relación de división y lo establece (paso S4 en la figura 2).
Aquí, el oscilador 5 es 'N' se establece por adelantado la señal de reloj que tiene un periodo constante (periodo T / N), ya que está proporcionando al divisor de frecuencia 6, el circuito de ajuste de la relación de división de frecuencia 4 como una relación de división de frecuencia .
Frecuencia circuito 6 dividiendo es una señal de reloj suministrada desde un oscilador 5 cuando se mueve a '0' y realizar la división de frecuencia N contando hasta 'N 1' del valor contado valor de recuento de la 'N 1', '0' Y emite una señal de cuenta ascendente 112 a la sección de temporizador 7. Por lo tanto, la señal de cuenta ascendente 112 se emite en el ciclo T, y la unidad de reloj 7 recibe esta señal de cuenta ascendente 112 y aumenta el tiempo interno (véase la figura 3).
Por otra parte, la unidad de procesamiento 2 a menos que el valor de recuento es '0' (Fig. 2, el paso S3), (donde M un número entero positivo, 0 Si M, determina que retrasa desde el tiempo de referencia de tiempo interna, el establecimiento de la relación de división 'N 1' se escribe como la relación de división en el circuito 4 y se establece (etapa S 6 en la figura 2).
Como resultado, el tiempo de la frecuencia dividiendo circuito 6 a la siguiente señal de conteo ascendente 112 es de salida, se acorta a (N 1) x T / N, se reduce el error entre el tiempo interno y el tiempo de referencia.
Además, si el valor de recuento 2 unidad de procesamiento satisface una condición de '0 Como resultado, el tiempo de la frecuencia dividiendo circuito 6 a la siguiente señal de conteo ascendente 112 es de salida se extiende a (N + 1) x T / N, el error entre el tiempo interno y el tiempo de referencia se reduce.
Por ejemplo, si el valor de recuento de la frecuencia de circuito 6 dividiendo, que se mantiene en el circuito de retención 3 en respuesta a una entrada de la señal de reconocimiento 111 desde el circuito de recepción 1 es '1', la unidad de procesamiento 2 cuentas desde el circuito de retención 3 ' cuando lee 1 'el valor de recuento cumple la condición de' 0 En consecuencia, el tiempo hasta la siguiente señal 112 de cuenta ascendente en divisor de frecuencia 6 es de salida se extiende a (N + 1) x T / N, el error entre el tiempo interno y el tiempo de referencia se hace más pequeño (véase la Fig. 4) .
La Figura 5 es un diagrama de bloques que muestra la configuración de otra realización de la presente invención. En la figura, el aparato de procesamiento de información de circuito de recepción 1 de acuerdo con otra realización de la presente invención, el circuito de retención 3, el circuito de ajuste de la relación de división 4, un oscilador 5, un divisor de frecuencia 6, la CPU (unidad central de procesamiento) 8 , Y un recuerdo 9.
En otra realización de la presente invención dispuesta entre CPU8 y la memoria 9 en lugar de la unidad de procesamiento 2 y la unidad de temporizador 7 del aparato de procesamiento de información según una realización de la presente invención mostrada en la Fig. 1, el procesamiento por el CPU8 y la memoria 9 La unidad 2 y la unidad de temporizador 7, y otras operaciones son las mismas que la operación de la realización de la presente invención.
Es decir, al recibir la señal de cuenta ascendente 112 del circuito divisor de frecuencia 6, la CPU 8 cuenta el tiempo interno establecido por el software almacenado en la memoria 9. Por lo tanto, la escala del hardware se puede reducir en comparación con el caso donde la unidad de temporización 7 se realiza por un circuito de hardware.
Por lo tanto, para detectar un error entre el reloj interno del reloj y la sincronización de tiempo de referencia recibida por la unidad de procesamiento 2, los relojes del reloj interno mediante el establecimiento del circuito de ajuste de la relación de división 4 frecuencia relación de división de frecuencia con el fin de corregir el error Al cambiar el período, el error entre el tiempo interno y el tiempo de referencia se puede hacer más pequeño que antes, y se puede mantener por debajo de un cierto valor.
Efecto de la invención
Según la presente invención descrita anteriormente, cuando se recibe la información de tiempo de referencia desde el exterior, tiene el valor contado de la frecuencia de medios de división para generar una señal de conteo ascendente de la señal de reloj mediante la división de los medios de oscilación, la mediante el establecimiento de la relación de división de la frecuencia de medios de división de acuerdo con el resultado de la detección de error del valor de cuenta y la información de tiempo de referencia del divisor de frecuencia medios para mantener el contenido basado en el error entre el tiempo interno y el tiempo de referencia dentro del propio dispositivo Puede hacerse pequeño.
La figura 1 es un diagrama de bloques que muestra una configuración de una realización de la presente invención.
La figura 2 es un diagrama de flujo que muestra la operación de procesamiento de la unidad de procesamiento de la figura 1.
La figura 3 es un diagrama de tiempos que muestra la operación cuando no hay error entre el tiempo de referencia y el tiempo interno en la realización de la presente invención.
La figura 4 es un diagrama de tiempos que muestra la operación cuando el tiempo interno conduce al tiempo de referencia en la realización de la presente invención.
Es un diagrama de bloques que muestra una configuración de otra forma de realización de la figura invención.
La figura 6 es un diagrama de bloques que muestra una configuración de un ejemplo convencional.
1 circuito de recepción
2 Unidad de procesamiento
3 circuito de retención
4 Circuito de ajuste de la relación del divisor
5 oscilador
Circuito de división por seis
7 Reloj
8 CPU
9 memoria
Reclamo
medios de recepción para recibir información de tiempo estándar de la reivindicación 1 exterior, y medios de oscilación para la transmisión de una señal de reloj, una frecuencia de medios de división para generar una señal de conteo ascendente a la señal de reloj a partir de la oscilación significa dividiendo el medios de temporización para generar información de tiempo interno basado en la señal de conteo ascendente de la frecuencia de medios de división, un medio de sujeción para los medios de recepción para mantener el valor de recuento del divisor de frecuencia significa que cuando la recepción de la información de tiempo de referencia, la celebración medios de detección para detectar un error en la base de los contenidos de los medios y el valor de recuento de los medios de división de frecuencia y la información de tiempo de referencia, medios de ajuste para ajustar la relación de división de la frecuencia de medios de división de acuerdo con un resultado de la detección de dichos medios de detección Y un reloj interno del aparato de procesamiento de información.
La Reivindicación 2 donde los medios de ajuste, el valor de recuento del divisor de frecuencia significa aumentar la relación de división cuando se detecta que está por delante de la información de tiempo de referencia en el que dichos medios de detección, la división de frecuencia por los medios de detección Donde la relación de división de frecuencia se establece para ser más pequeña cuando se detecta que el valor de conteo de los medios es posterior a la información de tiempo de referencia.
Un reloj incorporado del aparato de procesamiento de información para la calibración de la información de tiempo interna del propio aparato basado en la información de tiempo de referencia desde el aparato de procesamiento de información para generar una información de tiempo de referencia como una referencia con respecto a reclamar otros 3 aparato de procesamiento de información significa una oscilación para transmitir una señal de reloj, la frecuencia de medios de división para generar una señal de conteo ascendente de la señal de reloj dividiendo la información de tiempo interno basado en la señal de conteo ascendente de los medios de división de dichos medios de oscilación medios de temporización para generar un medio de sujeción para sujetar un valor de recuento del divisor de frecuencia significa que cuando la recepción de la información de tiempo de referencia, el valor de recuento de la unidad de división basándose en los contenidos de dicha información de medios de sujeción y dicho tiempo de referencia Y un medio de ajuste para establecer una relación de división de frecuencia de dichos medios de división de frecuencia de acuerdo con un resultado de detección de dichos medios de detección.
La reivindicación 4, donde los medios de ajuste, el valor de recuento del divisor de frecuencia significa aumentar la relación de división cuando se detecta que está por delante de la información de tiempo de referencia en el que dichos medios de detección, la división de frecuencia por los medios de detección reloj interno del aparato de procesamiento de información según la reivindicación 3, caracterizado por que está configurado a fin de reducir la relación de división de frecuencia cuando se detecta que el valor de recuento de la unidad es posterior a la información de tiempo de referencia.
Dibujo :
Application number :1996-320734
Inventors :日本電気株式会社
Original Assignee :山崎啓一