Microprocesador y su método de control
Descripción general
 El microprocesador VLIW tiene una longitud de instrucción larga y no se puede desmontar. Si el bus de datos es muy largo y la velocidad aumenta, la ALU interna aumenta y la longitud de la instrucción aumenta, de modo que la compatibilidad ascendente en el nivel de hardware Busca medidas para superar la falta. ] Igualar el ancho de línea de la caché de instrucciones con la longitud de la instrucción en el microprocesador de tipo de arquitectura VLIW y disponer de medios para no emitir instrucciones desde el microprocesador hasta que se llene la línea de caché.
Campo técnico
La presente invención se refiere a un microprocesador de tipo Arquitectura VLIW (Very Long Instruction-Word) en un sistema de microprocesador.
Antecedentes de la técnica
La figura 3 es un diagrama de bloques que muestra una configuración de circuito de una búsqueda de instrucciones (recuperación) y una parte de decodificación en un microprocesador de tipo arquitectura VLIW como un ejemplo convencional. En el microprocesador de tipo de arquitectura VLIW, se proporciona una instrucción programada con una pluralidad de ALU para que el compilador pueda ejecutar cada operación en paralelo (unidad aritmética y lógica) (no mostrada) en una estática (antes de la ejecución) Una parte de ejecución se ejecuta. Por las razones anteriores, una instrucción es larga y no se puede desmontar, y tiene la desventaja de que el ancho del bus de datos es muy largo. También tiene la desventaja de que los microprocesadores tienen dificultades en la compatibilidad ascendente del hardware. Esto se debe a que si se aumenta (o se reduce) la cantidad de unidades de ejecución internas, se modificará la longitud de la instrucción, lo que también cambiará el ancho del bus externo. En primer lugar, cuando se hace necesario obtener una instrucción, el controlador de bus 1 obtiene la instrucción de longitud de n bits anteriormente mencionada a través del bus de datos de instrucción externa amplia de n bits 3. A continuación, esta instrucción pasa a través del bus 4 de datos de comando interno largo de n bits y se envía al decodificador 2. Las instrucciones son interpretadas por el decodificador 2 y las señales de control para ALU tales como ALU 0 [0º ALU] señal de control 5, ALU 1 [1ª ALU] señal de control 6, y otras señales de control 7 .
Tarea de solución
Sin embargo, con los medios técnicos en el ejemplo convencional, no hay un microprocesador de tipo de arquitectura VLIW que tenga un mecanismo para resolver el inconveniente mencionado anteriormente. Por lo tanto, si se aumenta el número de ALU internas para aumentar la velocidad, la longitud de la instrucción aumenta, de modo que también aumenta el ancho del bus de datos, de modo que existe el problema de que es imposible lograr una compatibilidad ascendente a nivel de hardware. Por lo tanto, en la presente invención, teniendo el mecanismo que hace que el ancho de línea del caché de instrucciones sea mayormente igual a la longitud de instrucción del microprocesador de tipo arquitectura VLIW y no emita la instrucción hasta que se llene la línea de caché, el ancho del bus de datos Al permitir que el ancho de la longitud de la instrucción sea diferente, es posible mantener la compatibilidad ascendente en el nivel de hardware del tipo de arquitectura VLIW y utilizar de manera efectiva los recursos existentes, como los paneles que se formaron en el pasado. Su objetivo es proporcionar un medio que se pueda transferir a un procesador de una nueva arquitectura.
Solución
Para resolver el problema anterior, según la presente invención, el ancho de línea del caché de instrucciones se hace igual al ancho de instrucción del microprocesador de tipo de arquitectura VLIW, y se proporciona un mecanismo para no emitir una instrucción hasta que se llena la línea de caché. Por lo tanto, por la anchura del bus de datos externo de VLIW tipo de arquitectura del microprocesador y la anchura de instrucciones VLIW de un tamaño diferente, la instrucción de la arquitectura VLIW incluso longitud de instrucciones de la longitud del bus de datos y arquitecturas VLIW son diferentes a la unidad de ejecución Puede ser ejecutado Además, dado que el ancho del bus de datos puede mantenerse constante incluso si la longitud de la instrucción VLIW aumenta debido a la expansión de la función, es posible mantener la compatibilidad ascendente del hardware. Así, la longitud de instrucciones del tipo de microprocesador arquitectura VLIW en un sistema de microprocesador, la longitud de línea de la caché de instrucciones, un medio para resolver proporcionando un circuito para retrasar la instrucción de emitir hasta que las líneas de caché de instrucciones satisfecho, ancho de bus Dado que la longitud de la instrucción puede diferenciarse, se trata de un microprocesador de arquitectura VLIW con compatibilidad ascendente con el hardware. Esto es, la presente invención proporciona un tipo de microprocesador arquitectura VLIW, el ancho de línea a la memoria caché de instrucciones y igual a la anchura de la instrucción VLIW, la VLIW tipo de arquitectura con un circuito que no emite instrucciones hasta llenar la línea de caché de instrucciones El código de instrucción se introduce desde una línea de bus ancha de m bits que conecta la base de datos de instrucciones externas y, a través de una línea de bus ancha de m bits, mediante una señal de control a la memoria caché de instrucciones enviada por sí misma, Un controlador de bus para recibir repetidamente un código de instrucción ingresado m bits de ancho desde el controlador de bus repetidamente p veces, y cuando el código de instrucción almacenado consecutivamente se convierte en n bits de longitud, El código se transfiere a través de una línea de bus ancho de n bits Un decodificador para la salida de un código de instrucción recibido de la memoria caché, un decodificador para controlar la recepción y el envío de un código de instrucción en la memoria caché, y cuando el código de instrucción no es golpeado, ejecuta una instrucción Y un controlador de caché para acceder a la aceptación del código, en el que cuando se obtienen las instrucciones de la memoria externa, el microprocesador comprende además: un generador de direcciones para generar una instrucción que tiene una longitud de n bits Un método para controlar un microprocesador de acuerdo con el párrafo anterior, en el que la instrucción es captada en el caché de instrucciones en m ciclo p ciclos, y la instrucción de longitud de n bits se emite después de que se llena la línea de caché de instrucciones.
La presente invención, que los bits de anchura n, inevitablemente, líneas de autobuses porque la longitud de la instrucción de los microprocesadores arquitectura VLIW no puede ser largo y se aumento de la descomposición, y los tomó por m bits se divide en p Saikukuru, almacenado en la memoria caché Luego, formando la longitud de la instrucción nuevamente en n bits y luego emitiéndola, la línea de bus de instrucción de orden superior se puede configurar con m bits, y desde la memoria caché de la etapa de salida al decodificador a la línea de bus ancho de n bits. En el microprocesador de la arquitectura VLIW, el ancho del bus se puede adaptar en el pasado o en el futuro, y se puede mantener la compatibilidad del hardware.
Las realizaciones de la presente invención se describirán a continuación con referencia a los dibujos. En los dibujos, los mismos números de referencia indican los mismos miembros o miembros correspondientes. La figura 1 es un diagrama de bloques de una búsqueda de instrucción y una porción de descodificación que muestra una configuración de circuito de una realización de la presente invención. Si la instrucción que debe ejecutarse está en la memoria caché 2, es necesario extraer la instrucción de la memoria caché 2 y de la memoria externa [no mostrada] en el caso de no estar en la memoria caché 2. De esta forma, cuando es necesario buscar una instrucción, el controlador de bus 1 obtiene una instrucción de longitud de n bits a través del bus de datos de instrucciones externas 4 de ancho de m bits. Sin embargo, en la presente invención, dado que n> m, un ciclo de recuperación requiere (n / m) = p ciclos.
El control de ese (n / m) = p veces de los ciclos de captación se ejecuta cuando el controlador de bus 1 observa el estado (estado) de la etiqueta (Etiqueta) de la memoria caché 2 y la señal de control de caché 6 genera n bits Hazlo hasta que sea largo. A partir de entonces, esta instrucción también se almacena en el caché 2 a través del bus de datos de instrucción interno 5 de longitud de n bits. Una instrucción almacenada en un ancho de n bits que se aplica a la memoria caché 2, es decir, una instrucción a ejecutar se envía al decodificador 3 a través del bus de datos de comando interno de n bits 7.
A continuación, la instrucción es interpretada por el decodificador, y genera otra señal de control 10 para controlar la señal de control de ALU 8, la señal de control de ALU 1, etc., a la ALU y control de memoria respectivos, etc. Incidentalmente, la memoria caché 2 es controlada por la señal de control del caché 62 desde el controlador de caché 61 bajo la condición establecida por el ajuste de condición de control 65, la información es intercambiada por la señal de respuesta 63 para el control, y el controlador de bus 1 también recibe el controlador de caché Y realiza una operación tal como la obtención de una instrucción externa mediante una señal de control del controlador de bus 64 desde 61. Además, el controlador de bus 1 sirve como interfaz entre este microprocesador y el mundo exterior, tal como la lectura de un comando externo.
La figura 2 es un diagrama de bloques que muestra una configuración de circuito de otra realización de la presente invención. En este ejemplo específico, la longitud de la instrucción del microprocesador del tipo de arquitectura VLIW es de 128 bits y el ancho del bus de datos externo es de 32 bits. Cuando es necesario extraer las instrucciones de la memoria externa, el controlador de bus 1 obtiene una instrucción de 128 bits de longitud en 4 ciclos a través del bus de datos de instrucciones externas 4 de 32 bits de ancho. Este control se realiza hasta que el controlador de bus 1 mira el estado de la etiqueta de la memoria caché 2 y la línea de memoria caché 6 se llena con la señal de control de la memoria caché 6. Una instrucción que golpea la caché 2 a ejecutar se envía al decodificador 3 a través del bus de datos de comando interno de 128 bits 7. La instrucción es interpretada por el descodificador 3 y genera otras señales de control 10 para controlar las ALU respectivas tales como la señal de control ALU 0 8, la señal de control ALU 1 9 y similares, control de memoria y similares.
Efecto de la invención
Según la presente invención descrita anteriormente, por supuesto arquitectura de microprocesador VLIW recién generado incluye una arquitectura de microprocesador VLIW el diseño existente ya en el pasado, la intercambiabilidad de hardware con el fin de ser igual a la anchura del autobús Es posible mejorar el procesamiento interno mientras se mantienen los efectos específicos de la presente invención. Además, aunque la capacidad de procesamiento se sacrifica algo, ya que puede reducir el número de buses de datos cuando se usa LSI, también tiene el efecto de reducir el ruido de conmutación simultánea debido al cambio de la señal en el bus.
Breve descripción de los dibujos La figura 1 es un diagrama de bloques que muestra una lectura de instrucción VLIW y una configuración de circuito de una unidad de descodificación en una realización de la presente invención.
La figura 2 es un diagrama de bloques que muestra una configuración de circuito de una unidad de captación y descodificación de instrucciones de VLIW de acuerdo con otra realización de la presente invención.
La figura 3 es un diagrama de bloques que muestra una búsqueda de instrucción VLIW y un circuito de decodificación de un ejemplo convencional.
1 controlador de bus
2 efectivo
3 decodificador
4 Bus de datos de instrucciones externas [m bit width]
5 Bus de datos de comando interno [n ancho de bit: n = m yn = p m]
6 Señal de control de caché
61 Controlador de caché
62 Señal de control de caché
63 Señal de respuesta
64 Señal de control del controlador de bus
65 Configuración de condición de control
7 Bus de datos de comando interno
8 ALU 0 señal de control
9 señal de control ALU 1
10 Otras señales de control
Reclamo
En la reivindicación 1 VLIW tipo de arquitectura del microprocesador, el ancho de línea a la memoria caché de instrucciones y igual a la anchura de la instrucción VLIW, porque consiste de VLIW tipo de arquitectura con un circuito que no emite instrucciones hasta llenar la línea de caché de instrucciones Microprocesador característico
Se introduce un código de instrucción desde una línea de bus ancha de m bits conectando una base de datos para instrucción externa y salida a la memoria caché de instrucciones mediante una señal de control a la memoria caché de instrucciones enviada a través de la línea de bus ancho m-bit Y una entrada de código de instrucción consecutivamente m bits aparte del controlador de bus se recibe repetidamente p veces, y cuando el código de instrucción almacenado consecutivamente se convierte en n bits de largo, el código de instrucción es n bits Un decodificador para generar un código de instrucción recibido de la memoria caché, un circuito de control para controlar la aceptación del código de instrucción en la memoria caché y enviar y enviar el código de instrucción y cuando el código de instrucción no es afectado Controlador de bus para acceder a la aceptación de códigos de instrucción en efectivo 2. El microprocesador según la reivindicación 1, que comprende además:
3. Un método de búsqueda de instrucciones para obtener una instrucción desde una memoria externa a una memoria caché de instrucciones con un ancho p de m bits, a través de una línea de bus ancha m-bit y m-bit cuando se busca una instrucción, Y la instrucción de la longitud de n bits se emite después de que se rellena la línea de la longitud de n bits.
Dibujo :
Application number :1996-161170
Inventors :株式会社安川電機
Original Assignee :柏木喜孝、祖田龍一、的野正生