Circuito de control de acceso a la memoria y dispositivo de salida
Descripción general
 Y accede de manera eficiente a la memoria de imagen de la CPU y la unidad de conversión de video. ] Cuando la CPU y la unidad de conversión de video acceden a la memoria de imagen 4, la unidad de arbitraje 1 de bus valida más rápidamente el bus que emitió la solicitud de transferencia de datos. Al mismo tiempo, si se accede desde la unidad de conversión de video, la memoria de imagen siempre está habilitada. La solicitud subsiguiente se mantiene esperando hasta que el acceso a la memoria que solicita la solicitud finaliza y el autobús que emite la solicitud subsiguiente es validado por la unidad de arbitraje 1 del autobús cuando se completa la solicitud anterior. Además, el bus de datos se comparte entre la CPU y la sección de conversión de video. De esta manera, incluso si la contención del acceso a la memoria entra en conflicto, la CPU no se detiene, y debido a que el bus se comparte, la eficiencia del acceso a la memoria mejora temporal y espacialmente.
Antecedentes de la técnica
Como se describió anteriormente, según el circuito de acceso a memoria y el dispositivo de salida de la presente invención, cuando se transfieren datos de la memoria de imagen a la unidad de conversión de video, es posible detener temporalmente la CPU para no adquirir el derecho de acceso de bus de la CPU Es posible mejorar la velocidad de procesamiento.
Tarea de solución
Convencionalmente, en un aparato de impresión tipificado por una impresora de páginas, se desarrolla un patrón de caracteres en una memoria de mapas de bits basada en datos de impresión enviados desde una computadora host o similar, y luego los datos de imágenes de mapas de bits expandidos en la memoria de mapas de bits se convierten Se lee mediante control DMA (acceso directo a la memoria) y se envía como una señal de video a la sección del motor de la impresora. En el control DMA, un método para adquirir el mismo bus de direcciones y bus de datos como CPU y arbitrar el derecho de acceso a la memoria del mapa de bits mientras se accede a la CPU con un bus de direcciones y un bus de datos diferente de la CPU Hay una manera de hacerlo.
Sin embargo, en la técnica anterior, ha habido los siguientes inconvenientes.
Solución
1. En el método de adquisición del mismo bus de direcciones y bus de datos como la CPU, dado que el funcionamiento de la CPU se detiene temporalmente, existe la desventaja de que la velocidad de procesamiento se reduce.
2. En el método de arbitraje del derecho de acceso a la memoria de mapa de bits con la CPU, dado que el bus de datos a la memoria de mapa de bits debe separarse del bus de datos de otro dispositivo, por ejemplo ROM, el patrón en la placa aumenta Hubo un inconveniente que se volvió complicado.
Y
Además, el circuito de control de acceso a memoria de la presente invención es un circuito de control de acceso a memoria para controlar el acceso competitivo a datos expandidos en una memoria, comprendiendo el circuito de control de acceso a memoria: una primera unidad de procesamiento de datos para acceder a datos expandidos en la memoria Una segunda unidad de procesamiento de datos que accede a los datos expandidos en la memoria, una segunda unidad de procesamiento de datos que accede a la memoria desde la primera unidad de procesamiento de datos y una solicitud de acceso desde la segunda unidad de procesamiento de datos. Una unidad de arbitraje para seleccionar una solicitud generada anteriormente, y una señal de dirección a la memoria a la unidad de procesamiento de datos que ha generado la solicitud seleccionada por la unidad de arbitraje, y realiza el procesamiento de datos en el lado no seleccionado por la unidad de arbitraje Y una unidad de cambio de dirección para colocar la unidad en estado de espera.
Alternativamente, un circuito de control de acceso a memoria para controlar el acceso a competir por datos desarrollados en la memoria, la imagen de medios para desarrollar los datos de imagen en la memoria de desarrollo, lee los datos de imagen desarrollado en la memoria, la salida Una unidad de arbitraje para arbitrar una señal de solicitud desde dicha unidad de revelado de imágenes a dicha memoria y una señal de solicitud desde dicha unidad de conversión de video y otorgar un derecho de acceso a cualquiera de dicha memoria y dicha memoria, Los medios de conmutación de direcciones para conmutar la señal de dirección al lado al que los medios de arbitraje acceden y los medios para llevar el lado al que no se ha concedido el derecho de acceso por los medios de arbitraje entre los medios de revelado de imágenes o los medios de conversión de video, .
Además, el dispositivo de salida de la presente invención es un dispositivo de salida que tiene un circuito de control de acceso a la memoria para controlar el acceso en conflicto con datos expandidos en una memoria, que comprende: medios de revelado de imágenes para desarrollar datos de imágenes en una memoria; Medios de conversión para convertir los datos de imagen expandidos en los datos de imagen expandidos en los datos de imagen a la señal de video a emitir, arbitrando la señal de solicitud desde los medios de revelado de imágenes a la memoria y la señal de solicitud desde los medios de conversión de video, Una unidad de conmutación de direcciones que conmuta una señal de dirección al lado al que ha sido otorgado el acceso por dicha unidad de arbitraje, un derecho de acceso está dado por dicha unidad de arbitraje entre dicha unidad de revelado de imágenes o dicha unidad de conversión de video Medios para establecer un lado que no se ha colocado en un estado de espera, una señal de video convertida por dicho medio de conversión Y medios de salida para.
Descripción de las realizaciones preferidas Las realizaciones de la presente invención se describirán en detalle a continuación con referencia a los dibujos.
La figura 2 muestra una configuración esquemática de todo el aparato de salida que tiene un circuito de acceso a memoria de imagen de acuerdo con una realización de la presente invención.
En la figura 2, el número de referencia 100 indica una CPU (unidad de procesamiento central) que controla todo el aparato, y 103 indica una ROM que contiene un programa de control y datos de fuente de la CPU 100. 104, por ejemplo, unidad de entrada de datos para introducir datos de impresión, etc., 4 es un convertidor de vídeo que convierte la memoria de mapa de bits para almacenar datos de imagen, 105 es un datos de imagen almacenados en la memoria de mapa de bits a la señal de video. El número de referencia 101 denota un circuito de acceso a la memoria que realiza el control de lectura / escritura de la memoria de mapa de bits 4 y el control de lectura de la ROM 103.
A continuación, se describirá la configuración y el funcionamiento del circuito de acceso a memoria 101 en la realización.
La figura 1 muestra una configuración de circuito del circuito de acceso a memoria 101.
En la Figura 1, 1 es entre la señal de petición de transferencia de datos de la CPU 2 y la señal de solicitud de transferencia de datos de vídeo 3 desde la CPU 100, una unidad de arbitraje de bus para arbitrar el acceso a la memoria de imagen 4 y ROM 103, la CPU 100 puede adquirir el derecho de acceso Entonces, la señal de habilitación 12 de la memoria intermedia 11 y la memoria intermedia 10 se hace verdadera (nivel bajo). La señal de habilitación 12 se invierte a través del inversor 24 y se ingresa a las compuertas NAND 18 y 23. La señal de lectura / escritura 9 de la CPU 100 alcanza un nivel alto en el momento de la lectura y baja en el momento de la escritura. Con una señal invertida de la señal 12 que indica que la CPU100 ha adquirido un derecho de acceso, la imagen en el momento en que el plomo se convierte en una salida de la puerta NAND 18 es verdadera (nivel bajo), y su salida se convierte en la entrada de la puerta Y 19, que es la salida La señal de lectura de memoria 20 pasa a ser verdadera (nivel bajo). En una escritura, la salida de la puerta NAND 23, desde un nivel alto, la señal de escritura 21 a la memoria de imagen 4 es verdadero (bajo) mediante la señal invertida a través del inversor 28 de la señal de lectura / escritura 9 de la CPU100 . La salida 22 de la puerta NAND 18 también se suministra como una señal de lectura de la ROM 103. Cuando la CPU 100 ha adquirido el derecho de acceso, después de que el tiempo de acceso de la dirección de la memoria de imagen 4 o ROM 103, una señal de fin de acceso de la CPU 17 como un verdadero (bajo), se informa de que el acceso ha sido completado para CPU 100.
Cuando la unidad de conversión de video 105 adquiere el derecho de acceso, establece la señal de habilitación 13 de la memoria intermedia 14 en verdadero (nivel bajo). La señal 13 también sirve como entrada a la puerta Y 19, y la señal de salida 20 de la puerta 19 es una señal de lectura de la memoria de imagen 4. Cuando la unidad de conversión de vídeo 105 para adquirir el derecho de acceso, después de que el tiempo de acceso de la dirección de la memoria de imagen 4, la señal de fin de acceso de vídeo 5 a la verdadera (nivel alto), y notifica que el acceso se ha completado con respecto a la unidad de conversión de vídeo 105 .
La señal de habilitación de ROM 25 es una señal obtenida decodificando la dirección 7 desde la CPU, y cuando es verdadera (nivel bajo), la ROM 103 está habilitada. La señal de selección de memoria de imagen 30 es una señal obtenida decodificando la dirección 7 de la CPU, y se introduce en el circuito O 29 con la señal 12 de habilitación de memoria intermedia que se convierte en verdadera (nivel bajo) cuando la CPU 100 adquiere el derecho de acceso. La salida del mismo se convierte en una señal de habilitación 13 que se convierte en verdadera (nivel bajo) cuando la unidad de conversión de video 105 adquiere el derecho de acceso y la entrada del circuito AND 26, y su salida 27 se convierte en una señal de habilitación en la memoria de imagen 4. 8 es un bus de datos de la CPU 100, y 7 es un bus de direcciones. El número de referencia 6 denota un bus de direcciones desde la unidad de conversión de video.
A continuación, se describirá la operación de la presente realización con referencia a las figuras 3, 4 y 5.
3, la CPU 100 es una temporización de la memoria de imagen 4, ROM 103 cuando la adquisición del derecho de acceso, la Fig. 4 se adquiere el derecho de acceso antes de lo que la unidad de conversión de vídeo 105 de la CPU 100, a continuación, la CPU 100 accede a la sincronización de la memoria de imagen 5 es una temporización en la que la unidad de conversión de video 105 obtiene el acceso justo delante de la CPU 100 y, a continuación, la CPU 100 accede a la ROM 103.
En la figura 3, cuando accede a la memoria de imágenes 4, la CPU 100 primero emite una dirección en el bus de direcciones 7 y emite datos en el bus de datos 8, basándose en el bajo nivel de la señal de lectura / escritura 9, los datos de la CPU La señal de transferencia 2 se hace verdadera (nivel bajo) y se inicia el acceso (temporización T1). En este momento, la señal de selección de memoria de imagen 30 que decodifica el bus de direcciones 7 de la CPU 100 se vuelve verdadera (nivel bajo).
La unidad de arbitraje del bus 1 recibe esto, cuando la señal de petición de transferencia de datos de vídeo 3 no es verdad (bajo), la memoria intermedia de señal de habilitación de 12 que indica una adquisición de acceso al bus de CPU100 baja, la memoria intermedia de dirección 11 y los datos de memoria intermedia 10 está activado . En este momento, la señal de habilitación de memoria de imagen 27 para la memoria de imagen 4 se vuelve verdadera (nivel bajo) y la señal de escritura de memoria de imagen 21 pasa a ser verdadera (nivel bajo) (temporización T2). Después de tiempo de acceso a la memoria de imagen 4, bus unidad de arbitraje 1 para la CPU 100, la señal de fin acceso de la CPU 17 es verdadera (nivel bajo), el acceso a la memoria de imagen 4 es notificado de la finalización (T3 temporización) .
Al recibir esto, la CPU 100 establece la señal de transferencia de datos de CPU 2 en falso (nivel alto) y termina el bus de direcciones 7 y el bus de datos 8. Tras la recepción del alto nivel de la señal de transferencia de datos 2 de la CPU, la sección 1 de arbitraje de bus hace que la señal 12 de habilitación de búfer sea falsa (nivel alto). Como resultado, la señal de habilitación de memoria de imagen 27 y la señal de escritura de memoria de imagen 21 se vuelven falsas (nivel alto), y el acceso a la memoria de imagen 4 finaliza (temporización T4).
Al acceder a la ROM 103, la CPU 100 emite de manera similar el bus 7 de direcciones para hacer que la señal 2 de solicitud de transferencia de datos de la CPU sea verdadera (nivel bajo). En este momento, la señal de habilitación de ROM 25 que decodifica el bus de direcciones 7 desde la CPU 100 es verdadera (nivel bajo) (temporización T5).
La unidad de arbitraje del bus 1, el tampón de señal de habilitación de 12 vídeo señal de petición de transferencia de datos 3 indica una adquisición de acceso al bus de CPU100 no igual verdadero (bajo) a verdadero (bajo), la memoria intermedia de dirección 11, tampón de datos 10 está habilitado , Y la señal 22 de lectura ROM se convierte en verdadera (nivel bajo) (temporización T6). unidad 1 de arbitraje de bus, después de que el tiempo de acceso de direcciones de la memoria intermedia de dirección 11 está habilitado, entonces la señal de fin de acceso de la CPU 17 que indica que los datos de la ROM103 se confirma verdadero (nivel bajo), la CPU 100 en a ROM103 Notificar al final de acceso (tiempo T 7).
Al recibir esto, la CPU 100 establece la señal de solicitud de transferencia de datos de CPU 2 en falso (nivel alto) y termina el bus de direcciones 7 (temporización T 8). En respuesta a que la señal 2 de solicitud de transferencia de datos de la CPU se vuelve falsa (nivel bajo), la sección 1 de arbitraje de bus establece la señal 12 de habilitación de búfer en falsa (nivel alto) y la señal de lectura ROM 22 en falso (nivel alto) El acceso se termina.
A continuación, se describirá un diagrama de tiempos de la figura 4.
Primero, la unidad de conversión de video 105 emite una dirección al bus de direcciones de video 6, y establece la señal de solicitud de transferencia de datos de video a verdadero (nivel bajo) para iniciar el acceso (temporización T11). Además, como se describe en la tabla de tiempos de la figura 3, la CPU 100 establece la señal 2 de solicitud de transferencia de datos de la CPU en verdadera (nivel bajo) y comienza a acceder (temporización T12).
La unidad de arbitraje del bus 1, una señal de petición de transferencia de datos de vídeo 3, ya que se convierte en realidad más rápido que la transferencia de datos de la CPU señal de solicitud 2 (nivel bajo), el buffer de señal de activación de 13 es verdadera (bajo), la memoria intermedia 14 está activado En consecuencia, la dirección 6 de unidad de conversión de video se convierte en una dirección en la memoria 4 de imagen, y la señal 27 de habilitación de memoria de imagen y la señal 20 de lectura de memoria de imagen en la memoria 4 de imagen se vuelven verdaderas (nivel bajo) (temporización T 13). Después del tiempo de acceso a la memoria de imagen 4, la unidad de arbitraje de bus 1 establece la señal de final de acceso de video 5 a verdadera (nivel bajo) a la unidad de conversión de video 105 y notifica que el acceso a la memoria de imagen 4 ha finalizado ( Timing T 14).
Al recibir esto, la unidad 105 de conversión de video establece la señal 3 de solicitud de transferencia de datos de video como falsa (nivel alto), y notifica el final de acceso. Como resultado, la unidad de arbitraje de bus 1 establece la señal de habilitación tampón 13 como falsa (nivel alto), ajustando así la señal de habilitación de memoria de imagen 27 y la señal de lectura de memoria de imagen 20 a la memoria de imagen 4 a falsa (nivel alto) Y termina (cronometrando T 15).
Posteriormente, ya que la unidad de arbitraje del bus 1 incluye una señal de petición de transferencia de datos de la CPU 2 CPU100 es cierto, la memoria intermedia de señal de habilitación de 12 es verdadera (nivel alto), la memoria de imagen señal de habilitación de 27, una señal de leer la memoria de imagen 20 es verdad (alto) Y el acceso a la memoria de imagen 4 se inicia de manera similar al caso de la figura 3 (temporización T 16).
A continuación, se describirá un diagrama de tiempos de la figura 5.
Como la señal 3 de solicitud de transferencia de datos desde la unidad 105 de conversión de video es verdadera (nivel bajo) antes que la señal 2 de solicitud de transferencia de datos de CPU desde la CPU 100 (temporización T21), la unidad 1 de arbitraje de bus emite la señal 13 de habilitación tampón (Nivel bajo) e inicia el acceso correspondiente a la señal 3 de solicitud de transferencia de video (temporización T22) como se describe en la figura 4. Cuando finaliza el acceso, la sección 1 de arbitraje de bus hace que la señal 12 de habilitación de memoria tampón sea verdadera (nivel bajo) (temporización T 23). Como el acceso de la CPU 100 es la ROM 103, la señal de habilitación de ROM 25 es verdadera (nivel bajo), y la señal de lectura de ROM 22 pasa a ser verdadera (nivel bajo) (temporización T 23).
Como ya se ha accedido a la dirección de la ROM 103 y la señal de habilitación de ROM 25, la unidad de arbitraje de bus 1 está en el estado direccionado de la ROM 103. Por lo tanto, la unidad de arbitraje del bus 1 o el tiempo de acceso de la dirección de la ROM 103, y después de que, o bien el tiempo de acceso más larga desde la ROM Lectura de la señal, la señal de fin acceso de la CPU 17 a un verdadero (nivel bajo), terminadas por CPU100 (Timing T 24). Normalmente, dado que el tiempo de acceso desde la señal de lectura es más corto que el tiempo de acceso desde la dirección, el tiempo desde T 23 a T 24 se vuelve más corto que el tiempo desde T 6 a T 7 como se muestra en la figura 3.
Como se describió anteriormente, dado que el dispositivo de salida de esta realización no adquiere el derecho de acceso al bus de la CPU 100 cuando transfiere datos desde la memoria de imágenes 4 a la unidad de conversión de video 5, no detiene temporalmente la CPU 100, y la velocidad de procesamiento Puede ser mejorado
Además, dado que el bus de datos es común a la ROM 103 y a la memoria de imágenes 4, existe la ventaja de que se puede simplificar el patrón de cableado en el sustrato.
Además, dado que la señal de habilitación 25 decodifica la señal de dirección y la dirección de la CPU 100 se suministra a la ROM 103, el tiempo de acceso de la ROM 103 se acorta incluso cuando la unidad de conversión de video 5 ha adquirido el derecho de acceso del bus , La velocidad de procesamiento puede mejorarse.
En el ejemplo anterior, la memoria de imagen 4 y la ROM 103 están conectadas por el mismo bus, pero también es posible conectar otros dispositivos, por ejemplo, un dispositivo de comunicación o similar.
Efecto de la invención
La presente invención se refiere a un circuito de acceso a memoria tal como un dispositivo de impresión y un dispositivo de salida que usa el circuito de acceso a memoria.
Además, la memoria de imagen 4 puede usarse no solo para almacenar una imagen de bit sino también como una memoria de trabajo de la CPU 100.
Además, la CPU 100, el tiempo de acceso de la unidad de conversión de vídeo 105, cuando tanto la memoria de imagen 4, ROM 103 suficientemente más largo que el tiempo de acceso, sólo si no se puede adquirir un derecho de acceso al bus, falsa CPU extremo acceso final el acceso de vídeo (alto) También es posible hacerlo esperar.
En el caso de que la memoria de imagen 4 de la DRAM, CPU 100, aunque más de vídeo unidad de conversión 105 tiene que tomar el arbitraje de tres partes en la solicitud de renovación, cuando la CPU 100 de la conexión que no sea la memoria de imagen 4, independientemente de la solicitud de actualización El derecho de acceso al bus de datos se puede adquirir.
Debe observarse que la presente invención se puede aplicar a un sistema constituido por una pluralidad de dispositivos o un aparato compuesto por un único dispositivo. Ni que decir tiene que la presente invención también puede aplicarse a un caso en el que la presente invención se logra suministrando un programa a un sistema o a un aparato.
La figura 2 es un diagrama de bloques que muestra una configuración de un circuito de acceso a memoria de imagen en la realización de la figura 1;
La figura 2 es un diagrama de configuración de bloques de un aparato de impresión de acuerdo con la realización de la figura 2;
3 es un diagrama de tiempos cuando la CPU en la realización de la figura 3 accede a la memoria de imágenes y a la ROM.
La figura 4 es un diagrama de tiempos cuando la unidad de conversión de video accede primero a la memoria de imágenes y, posteriormente, la CPU accede a la memoria de imágenes.
La figura 5 es un diagrama de tiempos cuando la unidad de conversión de video accede primero a la memoria de imagen y luego la CPU accede a la ROM.
1 circuito de acceso a memoria de imagen
2 señal de solicitud de transferencia de datos de la CPU
3 Señal de solicitud de transferencia de datos de video
4 memoria de imagen
5 señal de final de acceso de video
7 señal de fin de acceso a la CPU
22 señal de lectura ROM
25 señal de habilitación de ROM desde la CPU
27 Señal de habilitación de memoria de imagen
30 Señal de selección de memoria de imagen de la CPU
100 CPU
101 árbitro del autobús
105 Video convertidor
Reclamo
Reivindicaciones: 1. Un circuito de control de acceso a memoria para controlar el acceso competitivo a datos expandidos en una memoria, que comprende: una primera sección de procesamiento de datos para acceder a datos expandidos en dicha memoria y una segunda sección de procesamiento de datos para acceder a datos expandidos en dicha memoria Una segunda unidad de procesamiento de datos que accede a la memoria desde la primera unidad de procesamiento de datos y solicita acceso a la memoria desde la primera unidad de procesamiento de datos y una solicitud de acceso desde la segunda unidad de procesamiento de datos. Y una unidad de conmutación de dirección para conmutar una señal de dirección a la memoria a una unidad de procesamiento de datos que ha generado la solicitud seleccionada por la unidad de arbitraje y colocar la unidad de procesamiento de datos en el lado no seleccionado por la unidad arbitrante en estado de espera Y un circuito de control de acceso a la memoria.
2. Un circuito de control de acceso a memoria que controla el acceso competitivo a datos expandidos en una memoria, que comprende: un medio de desarrollo de imagen para desarrollar datos de imagen en dicha memoria y un medio de control de acceso a memoria para leer datos de imagen expandidos en dicha memoria, Una unidad de arbitraje para arbitrar una señal de solicitud desde dicha unidad de revelado de imágenes a dicha memoria y una señal de solicitud desde dicha unidad de conversión de video y otorgar un derecho de acceso a cualquiera de dicha memoria y dicha memoria, Un medio de conmutación de direcciones para conmutar una señal de dirección al lado al que se ha concedido acceso mediante dichos medios de arbitraje, medios para hacer que el lado que no ha obtenido el derecho de acceso mediante dichos medios de arbitraje entre dichos medios de revelado de imágenes o dichos medios de conversión de video, Y un circuito de control de acceso a la memoria.
3. El aparato de procesamiento de imágenes según la reivindicación 1, en el que la memoria incluye una memoria de imágenes para desarrollar una imagen y otras memorias, una señal de dirección de los medios de revelado de imágenes se introduce en las otras memorias, Y en el que dicho circuito de control de acceso a la memoria comprende:
4. Aparato de procesamiento de imagen según la reivindicación 1, donde el medio de revelado de imágenes accede a la otra memoria e inmediatamente otorga el derecho de acceso del bus de datos, el medio de desarrollo de la imagen de tiempo de acceso de la otra memoria espera y el derecho de acceso no es inmediatamente otorgado , Y si se concede después de esperar, después de que se concede el derecho de acceso, los medios de revelado de imágenes se colocan en un estado de espera para el tiempo de acceso desde la señal de lectura o escritura. .
5. Aparato de procesamiento de imagen según la reivindicación 1, donde el medio de expansión de imagen otorga el derecho de acceso del bus de datos por los medios de arbitraje, genera la señal de lectura o escritura a la otra memoria correspondiente a la lectura o escritura por los medios de desarrollo de imagen 5. El circuito de control de acceso a la memoria de acuerdo con la reivindicación 3 o 4.
6. Un dispositivo de salida que tiene un circuito de control de acceso a la memoria para controlar el acceso que está en conflicto con los datos expandidos en una memoria, que comprende: un medio de desarrollo de imagen para desarrollar datos de imagen en una memoria; Medios de conversión para convertir una señal de solicitud de dichos medios de revelado de imágenes a dicha memoria y una señal de solicitud de dichos medios de conversión de video y para arbitrar dicha señal de solicitud desde dichos medios de conversión de imagen a dicha memoria, medios y una dirección de medios de conmutación para conmutar la señal de dirección en el lado que se concede el acceso de dichos medios de arbitraje, entre la imagen mediante el desarrollo o dichos medios de conversión de vídeo, un lado estado de espera que no se ha concedido el acceso de la unidad de arbitraje Medios para emitir una señal de video convertida por dicho medio de conversión; Dispositivo de salida, caracterizado porque comprende.
Dibujo :
Application number :1996-161126
Inventors :キヤノン株式会社
Original Assignee :岡本義文